JPS6231440B2

JPS6231440B2 -

Info

Publication number: JPS6231440B2
Application number: JP57222231A
Authority: JP
Inventors: Edoin Joonzu Robaato; Hyubaato Utsudo Donarudo
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1982-03-05
Filing date: 1982-12-20
Publication date: 1987-07-08
Also published as: JPS58153300A; EP0088202B1; EP0088202A2; EP0088202A3; US4442519A; DE3380080D1

Description

【発明の詳細な説明】

〔技術分野〕この発明は一般に論理回路に関し、詳細にはメ
モリの機能を試験する装置と共に用いられて複数
のアドレス・シーケンスの内の如何なる１つをも
発生する論理回路に関する。〔背景技術〕大規模集積回路メモリがデータ処理装置内に装
備されていてメモリ機能のあるシーケンスを受け
持たらされている時、このメモリが断続的な不調
を生ずることが知られている。この不調はアプリ
ケーシヨンに敏感なため、製造ラインで経済的に
使用することのできるテスト・プロトコルの設計
を導く為に典型的なメモリ欠陥モードによる研究
がなされている。このような研究の１つが、IEEE
Transactions on Manufacturing Technology、
Vol.MFT−６、No.3、September1977の51ペー
ジ以後に記載されたWayne E.Sohlによる論文
“4K Ramの為のテスト・パターンの選択
（Selecting Test Patterns for 4K Rams）”に報
告されている。この論文中で論ぜられているように、超大規模
集積（VLSI）回路メモリは表で説明された種々
の欠陥モードに陥りやすく、これらの欠陥モード
は欠陥を試験するために設計された種々のテス
ト・プロトコルと相互に関係づけられている。こ
れらのプロトコルの内のいくつかは１以上の欠陥
を検出する。テスト・プロトコルの各々の試験時
間の相対的大きさは、試験時間のフアクタが２
（2N²＋Ｎ）である最長のテストと比較した比に
より述べられている。ここでＮはテスト・セルの
数である。4Kメモリに対して論文はテスト反復
の数を67117056サイクル・ポイントと計算してい
る。大メモリ（例えば16Kメモリ）を試験するため
に必要なサイクル・ポイントの数は非常に大きく
（1.17×10¹⁹）なることが容易に理解されるであろ
う。もし、テスト周波数が遅すぎると、試験時間
は百パーセントの製造テストを行うには法外に長
くなる。したがつて、テスト・プロトコルは潜在
的な欠陥を検出するのに最小の数のサイクル・ポ
イントを使用するように選ばれなければならず、
又、試験装置の周波数はできる限り高くなければ
ならない。上記の刊行物で論ぜられたプロトコルに係るメ
モリ試験の為の装置は、1973年８月７日に
Thomas William Hartに与えられた米国特許第
3751649号に記載されている。この装置は、種々
のメモリ配置やテスト・プロトコルに適用する
為、大きな融通性を与える内蔵プログラムにより
主として制御される。しかしながら、メモリが大きくなるに従つて、
メモリ内の記憶容量に対する要求はマイクロプロ
セツサや小型コンピユータの使用を不可能にする
ほどに法外に大きくなる。また、頻繁に反復して
アクセスする必要があるインストラクシヨンの記
憶の為にメモリを使用すると、装置の有効周波数
が小さくなり、又、試験時間が製造の目的にはと
ても許容できない程に長びく。今まではアドレス・シーケンスの発生は、メモ
リの内のどのセルが次に試験のためにアドレスさ
れるべきかを決定する為、頻繁に反復してアクセ
スされることが必要な主要な領域の１つである。
しかしながら種々のプロトコルのアドレス・シー
ケンスの調査から、シーケンスは定まつた等差数
列に従つていることが明らかになつた。即ち、シ
ーケンスは種々のテスト・プロトコルの間では異
なるけれども、１つのプロトコルの内では定まつ
た規則に従う等差数列に従う。このことは、制御
コンピユータのメモリから最少の入力と制御でも
つて、必要なアドレス・シーケンスを発生する為
に前もつて条件付けることのできる論理要素の組
合せの使用を示唆する。〔発明の目的〕前述の要望を達成するため、この発明は、所定
のデータを入力されて前もつて条件づけられると
共に試験中のメモリのアドレシングを制御するた
めに所望の数値シーケンスを発生するタイミン
グ・パルスのパターンに応答して作用するデジタ
ル論理回路の組合せを提供することを目的として
いる。この発明の他の目的は、行列の全体又は選ばれ
たどんな領域へのアドレス・シーケンスを選択的
に発生する論理手段の同一の組合せを複数有する
アドレス発生装置を提供することである。〔発明の概要〕この発明は要約すると、行列メモリの試験され
るべきメモリ要素を表示するために可変のタイミ
ング・インパルス及び予め与えられた定数の関数
として予め選択されたアドレス・シーケンスを発
生する様に相互接続された論理要素の組合せから
成るメモリ・アドレス・シーケンス発生器であ
り、第１及び第２のＸ及びＹアドレス発生器と、
ＸとＹアドレスの対の第１又は第２を選択するた
めに制御された制御手段とを有し、アドレス発生
器の各々は増加又は減少する順序を持つ予め選択
されたシーケンスを発生するように制御されてお
り、さらに、シーケンス内の増分を設定でき、マ
スキングを設定でき、固定の基準原点からの変位
を設定できるようになつている。以下、この発明の実施例の説明の前にいくつか
の語句を定義し、また所望のアドレス・シーケン
スの作製を支配する数学的規則を調べる。この発明の装置で、試験の目的の為に特に用い
られるメモリは、２次元行列メモリである。従つ
て、各セル又はメモリ位置は、行列の位置座標に
より定義することができる。メモリ行列の大きさ
は普通２ⁿ×２^mである。ここで、ｎ及びｍは整数
である。この次元ではＸ及びＹアドレスは２ⁿ−
１及び２^m−１の２進ビツトにより都合よく符号
化してもよい。行列の行内のセルのアドレスは０
から２ⁿ−１まで走り、列内のセルのアドレスは
０から２^m−１まで走る。従つて、普通2K、
4K、16K等と呼ばれているメモリは実際は各々
2¹¹、2¹²及び2¹⁴セルを含んでいる。これらは両方
の次元が２の整数乗である限りは正方形又は長方
形の行列に組織されていてよい。メモリの幾可学的形状及び行列の次元が、２の
整数乗に限定されるということは、メモリ・アド
レスのいかなる所望のシーケンスを作るために単
純な２進値論理要素の組合せを使用できるという
点で便利である。これらのアドレスは、所望の固定された量だけ
増加又は減少されてもよい。これらはアドレスが
所定値を超えることを防ぐためにマスクされても
よい。また所望ならば、マスクの値まで値のシー
ケンスを反復してもよい。テストを定数値により原点から変位されたメモ
リ領域に指示するために、定数値を基本アドレス
のシーケンスに加えることによりアドレスをオフ
セツトしてもよい。また、テストは１つのシーケ
ンスに従うセルと第２のシーケンスに従うセルと
の間を交替することにより制御してもよい。〔減少（Decrementing）〕増加する２進値のシーケンスを減少させるため
には、全て１の２進数と、増加する一続きの２進
値の内の各２進ビツトとの論理的EXCLUSIVE
ORを取ることを単に必要とする。これは得られ
た一続きの２進数の値を減少させる。例えば、増
加する数字の一続き、000（０）；001(1)；010
(2)；………111(7)は全ての１の２進数111と
EXCLUSIVE ORを取ることにより減少する数字
の一続き、111(7)；110(6)；101(5)；………000
（０）を生ずる。もし、これが全容量（16ビツ
ト）まで外挿されると、減少されるアドレスは16
ビツトの最大値から始まつて減少される。しかし
ながら、値の２進値的性質のため、減少シーケン
ス中で試験されるメモリの最大アドレスを超えて
得られた２進値は、マスキングにより無効にする
ことができる。〔マスキング（Masking）〕マスキングは、論理AND関数を用いて所望の
アドレスの２進ビツトの各々を、それ以上のアド
レシングが遮断されるべき値を超えた２進アドレ
スを表わす２進ビツトと共に結合することを意味
する。例えば、アドレスを111(7)より大きくなら
ないように限定することを所望するならば、000
から111までのアドレスは変化なしに複製される
だろう。しかしながら、次のカウント1000が0111
とビツト毎にアンド条件を取られると、得られた
アドレスは000となり、そして1000より大きい全
ての２進値に対して000から111までのシーケンス
が繰り返されるだろう。〔ホーム・アドレス及びアウエイ・アドレス
（Home and Away Addresses）〕利用される次の関係は、ホーム及びアウエイ・
アドレスと呼ばれている。これは１つのメモリ・
セル（ホーム・セル）が、アウエイ・セルの連続
と交互に繰返して質問（interrogate）される試
験シーケンスを行うことを可能にする。その後、
ホーム・セルは新しいセルに進み、アウエイ・セ
ルの新しい連続と交互に試験される。ホーム及び
アウエイ・セルの両方の連続は、如何なる整数量
によつて変化させられる増加又は減少の連続のう
ちのどちらであつてもよい。もし、ホーム・セル
がアレイの真中にあるならば、アウエイ・セルの
連続は時折メモリ容量より大きいセル・アドレス
を含むだろう。アウエイ・セルをマスキングする
ことにより、アドレスは最大値まで増加して零に
戻り、そして、より小さいアドレスの増加する連
続によりホーム・セルに近づく。例えば、もし64
セルの線型アレイがあつてホーム・セルが31のア
ドレスを有すると、アウエイ・セルの連続は32か
ら63まで走り、その後０から30まで走る。64での
マスキングは存在しないセルにアクセスするのを
防ぎ、連続を０に戻す。〔オフセツト（offset）〕最後の関係はオフセツトである。これはＸ及び
Ｙアドレスに定数を加えることにより、メモリの
いかなる所望の領域中を、相対的に同じセルの連
続で試験されることを可能にする。定数は、メモ
リ行列の原点（Ｘ＝０、Ｙ＝０）に対する試験さ
れている領域のＸ及びＹ変位である。オフセツト
は、またメモリの２つの異なつた領域で相対的に
同様の幾可学的位置を占めるセルの連続の交互の
試験を可能にする。これは普通多数のメモリ・セ
ルにより共有されるセンス増幅器を試験するため
に用いられる。〔実施例の説明〕与えられたどんなメモリに対して選ばれた特定
なテスト・プロトコルは、検出されることが求め
られている潜在的な欠陥及びセンス増幅器の性質
を含むメモリの大きさ及び幾可学的形状で記述さ
れている。これから述べられるアドレス発生器
は、定数による必要なパラメータでもつてプリセ
ツトすることにより、アドレスを変え、実際に正
又は負（増加／減少）であるかどうかを変え、数
値連続に対する出発点（基本アドレス）を変え、
試験されるべき領域の選択を変える。これはＸ及
びＹアドレスの各々に対して個々に影響を与え
る。アドレスが変化される相対的な時間は、所望
のテストに対して同様にプリセツトされる外部サ
イクル・カウンタにより制御される。第１図に４つの同一のアドレス発生器Ａ，Ｂ，
Ｃ及びＤが概略的に示されている。それぞれのア
ドレス発生器は第２図に示される論理要素配置と
一致した構成を有する。Ａ、Ｂ、Ｃ及びＤユニツ
トへの入力はマルチ・ワイヤ・ケーブル９０Ａ，
９０Ｂ，９０Ｃ及び９０Ｄであり、これらを構成
する個々のワイヤ又はマルチ・ビツトケーブルが
第２図に詳細に示されている。第２図中に使用されている論理ユニツトの全て
は標準的で商業的に入手可能な部品であり、好実
施例に於てはテキサスインスツルメントインコー
ポレーテツドから得られている。各ユニツトは、
Ｔ１にそのタイプナンバーを加えた記号で例示さ
れている。同じ機機能を有する他社の製品を代用
してもよいことはもちろんである。Ａ及びＢユニツトはＸアドレスを発生するため
に用いられる第１アドレス発生手段であり、Ｃ及
びＤユニツトはＹアドレスを発生するために用い
られる第２アドレス発生手段である。Ａ及びＣユ
ニツトはホーム・アドレスを発生するアドレス発
生手段の一の対であり、Ｂ及びＤユニツトはアウ
エイ・アドレスを発生するアドレス発生手段の他
の対である。ホーム又はアウエイ・アドレスの選
択は、適当にタイミング付けられた線５５上の電
位の制御の下で選択手段としてのユニツト５０
（Ｘに対して）及びユニツト６０（Ｙに対して）
の選択により制御される。選択ユニツト５０又は
６０の各々は、Ｘ及びＹ方向にホーム又はアウエ
イアドレスの16ビツトを選択する能力を持つ16極
の双投リレイと同等な固体装置である。この能力により、適当なプリセツト・データ及
びタイミング・パルスを与えることでメモリ内の
どんなセルも所望のシーケンスでアクセスするこ
とができることが直観的に認められるだろう。第２図中のユニツト６１，６２，６３及び６４
は、４つの４ビツト・バツフア記憶ユニツトから
成つており、適当なタイミング・パルスでストロ
ーブされる時に16ビツトの２進値データの全てを
受け入れたり記憶したりすることが可能となり、
そして相当する合成された16ビツト出力を発生す
る。これらは典型的にはTIタイプS.N.74S175で
ある。ユニツト６７及び６８は、TIタイプS.
N.74S381の様な４つの算術論理ユニツト
（ALU）を含み、キヤリイ伝播と共に16ビツト容
量を供給するためカスケード接続されている。こ
れらALUは３つの入力線（例えば線６９及び７
０）上の制御電位の組合せにより８つの論理関数
の内のどんな１つにも条件づけられるようになつ
ている。この発明においては、単に加算機能だけ
が使用される。ユニツト７１は、TIタイプ74S86のような４つ
の４ビツト・ユニツトが組合せられた
EXCLUSIVE OR論理回路である。個々のビツト
順位は、順位への非類似の入力がその順位に
“１”の出力を生じ、類似の入力が“０”の出力
を生ずるように個々に結合される。ANDの論理
を実行する為に、ゲート７２は16出力を与えるた
め16対の入力の論理AND関数と同様に構成され
ている。これは普通、４つのTIタイプS.N.74S08
から構成されている。選択手段５０及び５１は４
つのTIタイプS.N.74S157から構成されている。第１図に示すケーブル９０Ａから９０Ｄまでは
第２図中の括弧９０で示されるケーブル６９，７
０，８１，８２，８３，８４とワイヤ６５，６６
とから構成される。各々のケーブルの丸で囲まれ
た数字は、各々のケーブル内のワイヤの数を意味
する。好実施例のアドレス発生器の容量は16X及
び16Yアドレス・ビツトであり、もし十分に利用
するならば、正方形であるとすると2¹⁶×2¹⁶ビツ
トのメモリをアドレスすることができる。マスキ
ングにより、より少ない容量を持つメモリや非正
方形行列配置のメモリもアドレスすることができ
る。例えば、ありそうもないことであるが１ビツ
ト・メモリによる64K（65536）は、Ｘ容量の全
体を利用するが、Ｙアドレスは単に１つだけ利用
する。後の説明に於ては、アドレスが０から２^n-1ま
で走ることに注意すべきである。ここで、ｎは整
数である。大きな数で混乱を生じないように、以下の例で
は８×16の単純なメモリが使用される。２の累乗
でメモリ・サイズを拡大することにより、原理を
外挿することができる。バツフア記憶６３，６４及び算術論理ユニツト
６７は、メモリ・サイズに無関係に基本アドレス
のシーケンスを発生する計数手段である。本質的
にはそれは整数の増分をカウントするカウンタで
あり、クロツク・タイミング・パルスが入力を受
け入れるようにバツフア記憶６３をストローブす
る為に入力される時はいつでも整数の増分がバツ
フア記憶６３に定数としてセツトされる。例え
ば、もしバツフア記憶６３が２進値１にプリセツ
トされるならば、ALU６７は直ちに下の順位に
２進値１を表示し、15の上位の順位に全て０を表
示する。バツフア記憶６３は初めは全て１にセツ
トされ、ALU６７のたつた１つの１に加えられ
る時、全部０の合計を生ずる。ALU６７からの
出力が利用されている時、線６５上のクロツク・
パルスはALU６７から全部０である合計を受け
とるためにバツフア記憶６４をストローブし、そ
してバツフア記憶６４の０にバツフア記憶６３か
らの定数１を加えて１の基本アドレスを生ずる。
バツフア記憶６４を活性化することにより、
ALU６７内の数値はバツフア記憶６３内に記憶
されている定数量だけ増加させられるだろう。増
加は、線６５上のクロツク・パルスがALU６７
からの出力をバツフア記憶６４へ入力することを
可能にする時にのみ生ずる。このALU６７とバ
ツフア記憶６４との組合せは、所望の増分をカウ
ントする為にプリセツトすることができるカウン
タと等価である。前述したように、第１図に示すように相互接続
された４つの第２図と全く同等のユニツトがあ
る。ケーブル９０Ａ，９０Ｂ，９０Ｃ又は９０Ｄ
のワイヤ６５Ａ，６５Ｂ，６５Ｃ又は６５Ｄに加
えられるタイミング・パルスは、その発生の周波
数がＸホーム・アドレス、Ｘアウエイ・アドレ
ス、Ｙホーム・アドレス及びＹアウエイ・アドレ
スが変えられる相対的速度の関数となるように異
なつている。 ALU６７からの16ビツト出力は16−ポジシヨ
ンEXCLUSIVE ORゲート７１へ１入力として加
えられる。ゲート７１は、“減少”という題が付
けられた前述のセクシヨンで説明されたように、
ゲート７１の出力を増加又は減少させる為、ケー
ブル８３上の第２の16ビツト入力を受ける。この
EXCLUSIVE OR７１は制御手段を構成してい
る。制御手段７１で増加された又は減少された２進
値は、AND７２でＡ、Ｂ、Ｃ及びＤユニツトの
各々に入力するケーブル８２の入力によりプリセ
ツトされたバツフア記憶６２からのマスキング・
ビツトと共にビツト毎（16ビツト）に結合され
る。マスキングの方法は、“マスキング”と題さ
れたセクシヨンに説明されている。これらバツフ
ア記憶６２及びAND７２はマスキング手段を構
成している。最後に、AND７２の出力は所望の値にプリセ
ツトされたバツフア記憶６１内に記憶されたオフ
セツト値に加えられる。ALU６８はケーブル７
０上の組合せられた電位の制御の下でこの加算を
実行する。選ばれたALUに対する加算の為の特
別な組合せは011である。これらバツフア記憶６
１及びALU６８はオフセツト手段を構成してい
る。ALU６８からの16ビツト出力はメモリにア
クセスするために用いられるＸ（ホーム／アウエ
イ）又はＹ（ホーム／アウエイ）アドレスであ
る。〔使用例〕〔ギヤロツピング・パターン（Galloping
Pattern）〕この試験において、連続した各セルはホーム・
セルになる。アウエイ・セルは、アレイ中の最初
のセルで始りアレイ中の最後のセルで終るセルの
一続の連続である。ホーム及びアウエイ・セルは
交互の連続により試験され、試験されるホーム・
セルは実際には２度試験される。即ち、一度目は
ホーム・セルとして、二度目はアウエイ・セルと
してである。これは回路を簡潔にし、前述で参照
した刊行物に記載されたより複雑なホーム及びア
ウエイ・シーケンスと同程度の試験の完全さを供
給し、制御する。アウエイ・セルの数は一定であり、アレイ中の
セルの数と同じである。簡潔な例示的な８×16メ
モリ（128セル）では、最初のアウエイ・アドレ
スは第１セル（Ｘ＝０、Ｙ＝０）のアドレスであ
る。アウエイ・セルの連続は０から127までであ
る。この例では第１セル０は実際に２度試験され
る。ホーム及びアウエイALU６７Ａ，６７Ｂ，６
７Ｃ及び６７Ｄは、最初にアドレシングを０−０
原点から開始するようにプリセツトされる。増加
が生ずるようにケーブル８３Ａから８３Ｄまでは
全て“０”の電位に設定される。ケーブル６９Ａ
から６９Ｄまで及び７０Ａから７０Ｄまでは
ALUが加算を実行するように制御するように付
勢される。マスク・レジスタ６２Ａ及び６２Ｂは
0111の値にセツトされる（Ｘの最大アドレス）。
レジスタ６２Ｃ及び６２Ｄは01111にセツトされ
る（Ｙの最大アドレス）。Ｘホーム及びアウエイ・サイクルをカウントす
る図示しない外部カウンタ（Ｘホーム・カウンタ
及びＸアウエイ・カウンタ）は0111にプリセツト
される。Ｙホーム及びアウエイをカウントする図
示しないカウンタ（Ｙホーム・カウンタ及びＹア
ウエイ・カウンタ）は01111にプリセツトされ
る。各質問（interrogation）サイクルの度に、Ｙ
アウエイ・カウンタは１カウントずつ減少させら
れる。これが０からプリセツト値の15にリサイク
ルされる時、Ｘアウエイ・カウンタを１カウント
ずつ減少する。これは質問（interrogation）を列
の下方、底の方へ進めて次にステツプし、Ｘ及び
Ｙアウエイ・カウンタの両方が零の値まで減少さ
れてしまつて最後の列の底に到達するまで、各連
続した列内を進む。この一致（Ｘ及びＹアウエ
イ・カウンタが共に零になること）はＹホーム・
カウンタを１カウントだけ減少させる。Ｘ及びＹアウエイ・カウンタは、新しいホー
ム・セルに対しての次の質問サイクルの追跡を開
始するため、０に復帰する。Ｘ及びＹホーム又は
アウエイ・カウンタが減少する度毎に、相当する
ALU６７は増加させられる。Ｙホーム・カウン
タは、その15から０までのサイクロを完了する
時、Ｙアウエイ・カウンタがＸアウエイ・カウン
タをステツプしたのと同じ方法でＸホーム・カウ
ンタを減少させる。たとえ、Ｘホーム及びアウエイALUとＹホー
ム及びアウエイALUとが何度かステツプされて
も、また可能なアドレスを越えた個々の値を表し
ても、マスク・レジスタ内のプリセツト値は出力
アドレスが可能なアドレスの値を越えることを防
ぐ。これらＸ／Ｙホーム・カウンタ及びＸ／Ｙア
ウエイ・カウンタは、単にコラム・ステツピング
及びサイクル・ポイント・カウンテイングを生ず
るための周波数分割を与えて、線５５，６５Ａ，
６５Ｂ，６５Ｃ，６５Ｄ上に加えられるタイミン
グ・パルスを発生するために用いられる。実際、選ばれた例においては、128セルの各々
はホーム・セルとなる。各ホーム・セルは、総計
16384ステツプに対して128の相当するアウエイ・
セルを有し、各々16カウント1024回の反復サイク
ルを行う。したがつて、Ｘアウエイ・カウンタは
1024回減少される。即ち、128回反復サイクルを
経験する。従つて、ＹアウエイALU６７Ｄが16384（2¹⁴）
の最大値をカウントする間、ALU６８Ｄからの
出力は決して15（01111）を越えない。Ｙアウエイ・カウンタが進んでＸアウエイ・カ
ウンタをステツプさせ、又両方が（０−０）に於
て共同してＹホーム・カウンタをステツプさせ、
さらに今度はそれがＸホーム・カウンタをステツ
プさせる時で、Ｙホーム及びＸホーム・カウンタ
の両方が０に減少する際、試験の終了の信号が生
ずる。この時点で、Ｘ＝７、Ｙ＝15の最大アドレ
スに到達する。〔ダイアゴナル・パターン（Diagonal Pattern）〕メモリ・アドレス・シーケンスの別の例として
ダイアゴナル・パターンがある。すべてのダイア
ゴナルは、45度の斜線であり、１つのダイアゴナ
ル・シーケンス中のセルの数はどんな一つのメモ
リに対しても同じである。対角線上のセルは正方
形の主対角線と同様に一直線状に並べられるか、
又は２つの平行な斜線上に配置される。再び、例
示のために８×16メモリを使用すると、ダイアゴ
ナルの数は２つの次元の大きい方（16）に等しく
なり、各々のダイアゴナル上のセルの数は２つの
次元の小さい方(8)に等しい。９つの連続したダイ
アゴナルがあり、７つの不連続なダイアゴナルが
ある。その内不連続な２つのダイアゴナル上のセ
ルの数の和は８である。初め、Ｘ及びＹアドレス発生器はゼロ・オフセ
ツトでセツトされ、そして１の定数だけ増加され
る。Ｘアドレスに対するマスクは７の２進値にセ
ツトされ、Ｙのマスクは15の２進値にセツトされ
るだろう。両方のアドレス発生器は同時に１カウ
ントだけ増加される。これは、45゜の斜線に沿つ
た連続したアドレスを与える。Ｘアドレスのマス
キングの為、たとえALU６７Ａとバツフア記憶
６４Ａとにより作られる基本アドレスが０から
127へ進んだとしても、Ｘアドレスは０から７へ
の一続きを16回反復するだろう。マスキングは７
を越えるアドレスの使用を禁じている。Ｙアドレス発生器はＸ発生器と同時に線６５Ｃ
に加えられるクロツク・パルスにより零から上方
へ循環する。しかしながら、同じダイアゴナルに
沿つてＹアドレスが反復されるのを防ぐため、ダ
イアゴナルを１つの行列位置に進める
（precess）ように毎16カウント後にＹアドレス
に付加的なカウントを加える必要がある。この必
要性が行列位置の次の連続した表で示されてい
る。

【表】もし、各々７及び15にプリセツトされて減少さ
れるＸ及びＹサイクル・カウンタの連続した値が
同じような表の形で説明されると、それらは次の
様に表われるであろう。

【表】選ばれた例においては、両カウンタは各ダイア
ゴナルの終り又は８回、同時に０をカウントする
ことが理解される。この出来事（両カウンタが０
を同時にカウントすること）は、ダイアゴナルを
Ｙ位置に１つだけ進める（precess）ために付加
的なカウントをＹ−ALUへ入れることを持たら
す。残されたタイミング機能の１つは、試験の終
りを検出することである。これは、アクセス数を
カウントすることにより又はダイアゴナルの数を
カウントすることのどちらかの色々な方法により
行うことができる。前者に於ては、カウンタが
127にプリセツトされ減少される。零に減少され
る時、試験の終了の信号を発生する。後者はカウ
ンタを７にプリセツトしてＸ及びＹカウンタが同
時に零になる度毎に減少する。このカウンタが零
の最後の対により最後の減少パルスを受けてプリ
セツト値７に循環される時、サイクルは終了す
る。前述の例は、ダイアゴナルの数及びダイアゴナ
ル上のセルの数を支配している規則を考慮して、
パラメータを適当に調整することにより、より大
きなメモリにも外挿してもよい。又、大きなメモ
リの分離された小さな領域はＸ及びＹアドレスに
オフセツトを加えて同じアドレシング原理とシー
ケンスを用いることにより、試験してもよい。行列の幾可学的知識により、アドレス発生器と
サイクル・カウンタとにセツトされるプリセツ
ト・データをテストされるメモリの領域とテス
ト・パターンを定義するように調節することがで
きる。ホーム及びアウエイの特徴は、個々のセルのシ
ーケンスにのみに限る必要はなく、センス増幅器
を共有するメモリの相当する領域を試験する場合
にも用いてよい。ホーム及びアウエイ・アドレス
は、オフセツトが単に異なるだけで同じ増加値、
マスキング及びサイクル・カウンテイング制御を
持つ同様のシーケンスに従う。交互のホーム及び
アウエイ・アドレツシングが、メモリの２つの異
なつた幾可学的領域に対して同じ相対的位置を占
めるセルの連続に対して試験を行うだろう。前述の例について説明されたように、前述のよ
うに相互に接続された論理要素は、シーケンスを
供給するのに大きな外部メモリを必要とすること
なしに多種類のメモリ・アドレス・シーケンスを
提供する。外部メモリは、単にアドレス発生器と
サイクル・カウンタに入力データを供給するのに
必要である。そして、アドレス発生器は、外部メ
モリをさらに参照することなしにアドレス・シー
ケンスを発生するための機能を続ける。小さな外
部メモリの使用に加えて、固定結線された
（hard−wired）アドレス発生器は、外部メモリ
からさらにインストラクシヨンを受けるために必
要な定数を除去することにより、より速い試験を
行うことができるという効果を有する。

【図面の簡単な説明】

第１図はこの発明の一実施例によるメモリ・ア
ドレス・シーケンス発生器を示すブロツク図、第
２図は第１図の１部を詳細に示すブロツク図であ
る。Ａ，Ｃ……第１アドレス発生手段、Ｂ，Ｄ……
第２アドレス発生手段、５０，６０……選択手
段、６３，６７，６４……計数手段、７１……制
御手段、６２，７２……マスキング手段、６１，
６８……オフセツト手段。

Claims

【特許請求の範囲】１多次元データ記憶メモリの動作を試験する装
置にあつて、試験されるべき一連のメモリ要素を
表す数値シーケンスの多数の内から選択された１
つを発生するためのメモリ・アドレス・シーケン
ス発生器において、所定の数値と第１のタイミング・パルスとに応
答して、試験されるメモリ要素の各々を表す数値
シーケンスを発生する第１及び第２アドレス発生
手段Ａ，Ｂ，Ｃ，Ｄを含む複数のアドレス発生手
段の対と、前記複数のアドレス発生手段の対の出力に接続
され、第２のタイミング・パルスに応答して前記
複数のアドレス発生手段の対の出力を選択する選
択手段５０，６０と、を有し、前記第１及び第２アドレス発生手段の各々が、前記所定の数値と前記第１のタイミング・パル
スとに応答して、前記所定の数値だけ異なる数値
シーケンスを発生する計数手段６３，６４，６７
と、所定の制御に応答して、前記計数手段が発生し
た数値シーケンスを増加または減少させる制御手
段７１と、一定の値に応答して、前記制御手段が出力した
数値シーケンスの値が前記一定の値に達すると繰
返しを行うマスキング手段６２，７２と、前記マスキング手段の出力に接続されて、数値
シーケンスの値の各々に定数を加えるオフセツト
手段６１，６８とを有し、これらにより、前記一のアドレス発生手段の対
がメモリ・アドレスの一の固有のシーケンスを発
生し、前記他のアドレス発生手段の対がメモリ・
アドレスの他の固有のシーケンスを発生し、前記
選択手段が前記一及び他の固有のシーケンスの選
択を行うことができるようにしたことを特徴とす
るメモリ・アドレス・シーケンス発生器。