JPS6232505B2 - - Google Patents
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- Publication number
- JPS6232505B2 JPS6232505B2 JP19041282A JP19041282A JPS6232505B2 JP S6232505 B2 JPS6232505 B2 JP S6232505B2 JP 19041282 A JP19041282 A JP 19041282A JP 19041282 A JP19041282 A JP 19041282A JP S6232505 B2 JPS6232505 B2 JP S6232505B2
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- JP
- Japan
- Prior art keywords
- circuit
- instruction
- data
- address
- flag
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は情報処理装置の中央処理装置を構成す
る命令制御装置に係り、特に高速処理を要求され
る科学技術用高速計算機に於ける命令制御装置の
制御方式に関する。
る命令制御装置に係り、特に高速処理を要求され
る科学技術用高速計算機に於ける命令制御装置の
制御方式に関する。
(b) 技術の背景
科学技術用高速計算機の分野に於ては、データ
の高速処理に対する要請が大きく、一連の処理の
うち独立に処理出来る部分を分割し、同時に並列
に処理することにより高速化が計られている。こ
のため複数の命令及びその命令で処理する複数の
データを記憶しておき、命令処理装置等の状態に
よりプログラム上後続する命令が先行する命令よ
り先に処理されることがある。即ち命令の追い越
しである。従つて複数の命令及びデータを保持し
ておき、命令の発信順序と該命令により処理され
るデータの送出順序とを制御する必要があり、そ
の対策が望まれている。
の高速処理に対する要請が大きく、一連の処理の
うち独立に処理出来る部分を分割し、同時に並列
に処理することにより高速化が計られている。こ
のため複数の命令及びその命令で処理する複数の
データを記憶しておき、命令処理装置等の状態に
よりプログラム上後続する命令が先行する命令よ
り先に処理されることがある。即ち命令の追い越
しである。従つて複数の命令及びデータを保持し
ておき、命令の発信順序と該命令により処理され
るデータの送出順序とを制御する必要があり、そ
の対策が望まれている。
(c) 発明の目的
本発明の目的は上記要望に基づき、ある命令が
発信された時、該命令で処理されるデータを正し
く送出し、該送出されたデータの格納されていた
記憶回路の記憶単位に新たなデータの取込みを行
なわせ、該記憶回路の各記憶単位が満杯となつた
場合は新たな命令とデータの取込みを禁止する命
令制御装置の制御方式を提供することにある。
発信された時、該命令で処理されるデータを正し
く送出し、該送出されたデータの格納されていた
記憶回路の記憶単位に新たなデータの取込みを行
なわせ、該記憶回路の各記憶単位が満杯となつた
場合は新たな命令とデータの取込みを禁止する命
令制御装置の制御方式を提供することにある。
(d) 発明の構成
本発明の構成は情報処理装置を構成する命令制
御装置に於て、複数の命令を保持し該命令中の一
つを選択して命令処理装置に発信する命令発信回
路と、該複数の命令の各々により処理されるデー
タを保持する記憶回路と、該記憶回路のデータ単
位ごとの単数又は複数の記憶単位に対し有効なデ
ータが保持されていることを示すフラグを制御
し、入力されたデータを記憶する記憶単位アドレ
スを指定するフラグ制御回路と、入力された明細
書に該フラグ制御回路の指定したデータ記憶単位
アドレスを付随させて前記命令発信回路に与える
前処理回路を備え、命令発信回路が命令を発信す
る際、該アドレスを前記フラグ制御回路に返送
し、該フラグ制御回路は該アドレスを該記憶回路
に送出すると共に該アドレスに対応するフラグを
オフとして、該アドレスに対応する記憶回路の記
憶単位に新たなデータの取込みを許可し、総ての
フラグがオンとなつた場合は新たな命令及び該命
令により処理されるデータの取込みを禁止するよ
うにしたものである。
御装置に於て、複数の命令を保持し該命令中の一
つを選択して命令処理装置に発信する命令発信回
路と、該複数の命令の各々により処理されるデー
タを保持する記憶回路と、該記憶回路のデータ単
位ごとの単数又は複数の記憶単位に対し有効なデ
ータが保持されていることを示すフラグを制御
し、入力されたデータを記憶する記憶単位アドレ
スを指定するフラグ制御回路と、入力された明細
書に該フラグ制御回路の指定したデータ記憶単位
アドレスを付随させて前記命令発信回路に与える
前処理回路を備え、命令発信回路が命令を発信す
る際、該アドレスを前記フラグ制御回路に返送
し、該フラグ制御回路は該アドレスを該記憶回路
に送出すると共に該アドレスに対応するフラグを
オフとして、該アドレスに対応する記憶回路の記
憶単位に新たなデータの取込みを許可し、総ての
フラグがオンとなつた場合は新たな命令及び該命
令により処理されるデータの取込みを禁止するよ
うにしたものである。
(e) 発明の実施例
第１図は本発明の一実施例を示す回路のブロツ
ク図である。第２図は第１図のフラグ制御回路２
２の詳細図である。本実施例では総ての命令に対
しデータが２つ入力される場合を示す。外部記憶
装置等の外部装置より端子Ａを経てバツフア１１
に命令と第１データ、第２データの順に情報が入
り保持される。バツフア１１より命令、第１デー
タ、第２データの順に情報が取出され、クロツク
CLo，CLDF，CLDSが順次オンとなり、命令はレ
ジスタ１２にセツトされる。クロツクCLoがオン
になつた時レジスタ１３にはフラグ制御回路２２
より信号線２６を経て送出されるデータアドレス
がセツトされる。バツフア１１、レジスタ１２お
よびレジスタ１３は前処理回路を構成する。第１
データはクロツクCLDFがオンになるとレジスタ
１３の指示するアドレスによりレジスタ２３にセ
ツトされ、第２データはクロツクCLDSがオンに
なつた時レジスタ１３の指示するアドレスにより
レジスタ２４にセツトされる。この時フラグ制御
回路２２はレジスタ２３，２４のフラグがオフに
なつているアドレスの１つをレジスタ１３にセツ
トする。本実施例は命令をセツトするレジスタの
数量が４のため、データを格納するレジスタ２
３，２４の記憶単位数は夫々４であり、アドレス
は０、１、２、３と４種類である。又１命令ごと
に入るデータは１記憶単位に総てセツトし得るも
のとする。従つてレジスタ１３はクロツク
CLDF，CLDSがオンになる時、レジスタ２３，２
４の書込みアドレスを指示することとなる。
ク図である。第２図は第１図のフラグ制御回路２
２の詳細図である。本実施例では総ての命令に対
しデータが２つ入力される場合を示す。外部記憶
装置等の外部装置より端子Ａを経てバツフア１１
に命令と第１データ、第２データの順に情報が入
り保持される。バツフア１１より命令、第１デー
タ、第２データの順に情報が取出され、クロツク
CLo，CLDF，CLDSが順次オンとなり、命令はレ
ジスタ１２にセツトされる。クロツクCLoがオン
になつた時レジスタ１３にはフラグ制御回路２２
より信号線２６を経て送出されるデータアドレス
がセツトされる。バツフア１１、レジスタ１２お
よびレジスタ１３は前処理回路を構成する。第１
データはクロツクCLDFがオンになるとレジスタ
１３の指示するアドレスによりレジスタ２３にセ
ツトされ、第２データはクロツクCLDSがオンに
なつた時レジスタ１３の指示するアドレスにより
レジスタ２４にセツトされる。この時フラグ制御
回路２２はレジスタ２３，２４のフラグがオフに
なつているアドレスの１つをレジスタ１３にセツ
トする。本実施例は命令をセツトするレジスタの
数量が４のため、データを格納するレジスタ２
３，２４の記憶単位数は夫々４であり、アドレス
は０、１、２、３と４種類である。又１命令ごと
に入るデータは１記憶単位に総てセツトし得るも
のとする。従つてレジスタ１３はクロツク
CLDF，CLDSがオンになる時、レジスタ２３，２
４の書込みアドレスを指示することとなる。
レジスタ１４，１５，１６，１７，１８，１９
とセレクタ２０，２１は命令発信回路を構成し、
レジスタ１４，１６，１８の内のどれかがリセツ
トされている場合、例えばレジスタ１８がリセツ
トされているとすればクロツクCL3がオンとな
り、レジスタ１２の命令を取込み、レジスタ１９
はレジスタ１３のアドレスを取込む。レジスタ１
４がリセツトされている時はクロツクCL1がオン
となり、レジスタ１４に命令が、レジスタ１５に
該命令により処理されるデータのアドレスがレジ
スタ１５にセツトされる。同時にレジスタ１６が
リセツトされておればクロツクCL2がオンとなり
命令がレジスタ１６にセツトされ、該命令により
処理されるデータのアドレスがレジスタ１７にセ
ツトされる。
とセレクタ２０，２１は命令発信回路を構成し、
レジスタ１４，１６，１８の内のどれかがリセツ
トされている場合、例えばレジスタ１８がリセツ
トされているとすればクロツクCL3がオンとな
り、レジスタ１２の命令を取込み、レジスタ１９
はレジスタ１３のアドレスを取込む。レジスタ１
４がリセツトされている時はクロツクCL1がオン
となり、レジスタ１４に命令が、レジスタ１５に
該命令により処理されるデータのアドレスがレジ
スタ１５にセツトされる。同時にレジスタ１６が
リセツトされておればクロツクCL2がオンとなり
命令がレジスタ１６にセツトされ、該命令により
処理されるデータのアドレスがレジスタ１７にセ
ツトされる。
セレクタ２０は選択信号SELによりレジスタ１
４，１６，１８の内の１つを選択し、例えばレジ
スタ１８を選択したとすれば端子Ｂより命令処理
装置にレジスタ１８にセツトされている命令を送
出する。レジスタ１８は命令送出と共にリセツト
される。この時セレクタ２１は選択信号SELによ
りレジスタ１９を選択して該命令により命令処理
装置にて処理するデータを格納しているレジスタ
２３，２４のアドレスをフラグ制御回路２２に信
号線２５を経て送出し、フラグ制御回路２２は信
号線２７を経て該アドレスをレジスタ２３，２４
に送出し、レジスタ２３，２４の読出しアドレス
とする。レジスタ２３，２４より読出されたデー
タは夫々端子Ｃ及びＤより命令処理装置に送出さ
れる。選択信号SELは命令処理装置、命令の前後
関係等から発信すべき命令を決定し、セレクタ２
０，２１に該当する命令と該命令により処理され
るデータのアドレスを保持するレジスタを前記の
如く選択させるが、選択信号SELの発生回路につ
いては本発明と直接関係が無いので説明は省略す
る。
４，１６，１８の内の１つを選択し、例えばレジ
スタ１８を選択したとすれば端子Ｂより命令処理
装置にレジスタ１８にセツトされている命令を送
出する。レジスタ１８は命令送出と共にリセツト
される。この時セレクタ２１は選択信号SELによ
りレジスタ１９を選択して該命令により命令処理
装置にて処理するデータを格納しているレジスタ
２３，２４のアドレスをフラグ制御回路２２に信
号線２５を経て送出し、フラグ制御回路２２は信
号線２７を経て該アドレスをレジスタ２３，２４
に送出し、レジスタ２３，２４の読出しアドレス
とする。レジスタ２３，２４より読出されたデー
タは夫々端子Ｃ及びＤより命令処理装置に送出さ
れる。選択信号SELは命令処理装置、命令の前後
関係等から発信すべき命令を決定し、セレクタ２
０，２１に該当する命令と該命令により処理され
るデータのアドレスを保持するレジスタを前記の
如く選択させるが、選択信号SELの発生回路につ
いては本発明と直接関係が無いので説明は省略す
る。
次にフラグ制御回路２２につき説明する。第２
図に於て、セレクタ２１より信号線２５により送
られて来たアドレスを一旦レジスタ５４でラツチ
した後信号線２７を経て送出する。レジスタ２
３，２４はアドレスが前記の如く４種類のため２
ビツトで表示出来る。例えば“00”の時アドレス
０を指示するとすればNOT回路３０，３１の出
力は“１”となりAND回路３２が“１”とな
る。“01”の時アドレス１を指示するとすれば
AND回路３３が“１”となる。“10”の時アドレ
ス２を指示するとすればAND回路３４が“１”
となる。“11”の時アドレス３を指示すればAND
回路３５が“１”となる。
図に於て、セレクタ２１より信号線２５により送
られて来たアドレスを一旦レジスタ５４でラツチ
した後信号線２７を経て送出する。レジスタ２
３，２４はアドレスが前記の如く４種類のため２
ビツトで表示出来る。例えば“00”の時アドレス
０を指示するとすればNOT回路３０，３１の出
力は“１”となりAND回路３２が“１”とな
る。“01”の時アドレス１を指示するとすれば
AND回路３３が“１”となる。“10”の時アドレ
ス２を指示するとすればAND回路３４が“１”
となる。“11”の時アドレス３を指示すればAND
回路３５が“１”となる。
フリツプフロツプ（以後FFと略す）４４，４
５，４６，４７はセツトされている場合、夫々レ
ジスタ２３，２４のアドレス０〜３のデータが有
効であることを示し、リセツトされている場合、
該当アドレスのデータは既に命令制御装置に送出
され無効データで新たなデータを格能して良いこ
とを示すフラグである。初期状態に於て、FF４
４〜４７の端子Ｑはすべて“０”で端子が
“１”である。従つてAND回路４８，４９，５
０，５１はすべて“０”でありOR回路５２，５
３の出力も“０”で信号線２６にはアドレス
“00”が送出される。端子Ｅよりセツトフラグ信
号が入るとAND回路３６は“１”となりFF４４
はセツトされる。従つてAND回路４８は“１”
となり、信号線２６にはアドレス“01”が送出さ
れる。次にセツトフラグ信号が入るとAND回路
３８が“１”となり、FF４５がセツトされ、
AND回路４９の出力は“１”となる。この時
AND回路４８はFF４５の端子が“０”となる
ため“０”となる。従つて信号線２６にはアドレ
ス“10”が送出される。次にセツトフラグ信号が
入るとAND回路４０が“１”となり、FF４６が
セツトされ、AND回路５０が“１”となり、信
号線２６にアドレス“11”が送出される。更にセ
ツトフラグ信号が入るとAND回路４２が“１”
となり、FF４７がセツトされAND回路５１が
“１”となつて端子Ｇより、ビジー信号を送出
し、新たな命令及び該命令により処理されるデー
タの取込みを禁止する。
５，４６，４７はセツトされている場合、夫々レ
ジスタ２３，２４のアドレス０〜３のデータが有
効であることを示し、リセツトされている場合、
該当アドレスのデータは既に命令制御装置に送出
され無効データで新たなデータを格能して良いこ
とを示すフラグである。初期状態に於て、FF４
４〜４７の端子Ｑはすべて“０”で端子が
“１”である。従つてAND回路４８，４９，５
０，５１はすべて“０”でありOR回路５２，５
３の出力も“０”で信号線２６にはアドレス
“00”が送出される。端子Ｅよりセツトフラグ信
号が入るとAND回路３６は“１”となりFF４４
はセツトされる。従つてAND回路４８は“１”
となり、信号線２６にはアドレス“01”が送出さ
れる。次にセツトフラグ信号が入るとAND回路
３８が“１”となり、FF４５がセツトされ、
AND回路４９の出力は“１”となる。この時
AND回路４８はFF４５の端子が“０”となる
ため“０”となる。従つて信号線２６にはアドレ
ス“10”が送出される。次にセツトフラグ信号が
入るとAND回路４０が“１”となり、FF４６が
セツトされ、AND回路５０が“１”となり、信
号線２６にアドレス“11”が送出される。更にセ
ツトフラグ信号が入るとAND回路４２が“１”
となり、FF４７がセツトされAND回路５１が
“１”となつて端子Ｇより、ビジー信号を送出
し、新たな命令及び該命令により処理されるデー
タの取込みを禁止する。
命令発信のためスタートインストラクシヨン信
号が端子Ｆより入ると、信号線２５に例えばアド
レス“10”が入つたとすると、前記の如くAND
回路３４が“１”となるため、AND回路４１が
“１”となりFF４６がリセツトされる。従つて
AND回路５１，５０は“０”となり、信号線２
６にはアドレス“10”が送出され、新たな命令と
該命令で処理されるデータの取込みが行なわれ、
データはレジスタ２３，２４のアドレス２に格納
される。同様にしてスタートインストラクシヨン
信号が与えられるたびに信号線２５より入るアド
レスに対応したFFがリセツトされることとな
る。即ちアドレス“00”の場合AND回路３７が
“１”となりFF４４を、アドレス“01”の場合
AND回路３９が“１”となりFF４５を、アドレ
ス“11”の場合AND回路４３が“１”となり、
FF４７を夫々リセツトする。信号線２６にはリ
セツトされたFFのアドレスが送出されるため、
レジスタ２３，２４には命令処理装置に送出され
無効となつたデータの代りに新たなデータが格納
される。
号が端子Ｆより入ると、信号線２５に例えばアド
レス“10”が入つたとすると、前記の如くAND
回路３４が“１”となるため、AND回路４１が
“１”となりFF４６がリセツトされる。従つて
AND回路５１，５０は“０”となり、信号線２
６にはアドレス“10”が送出され、新たな命令と
該命令で処理されるデータの取込みが行なわれ、
データはレジスタ２３，２４のアドレス２に格納
される。同様にしてスタートインストラクシヨン
信号が与えられるたびに信号線２５より入るアド
レスに対応したFFがリセツトされることとな
る。即ちアドレス“00”の場合AND回路３７が
“１”となりFF４４を、アドレス“01”の場合
AND回路３９が“１”となりFF４５を、アドレ
ス“11”の場合AND回路４３が“１”となり、
FF４７を夫々リセツトする。信号線２６にはリ
セツトされたFFのアドレスが送出されるため、
レジスタ２３，２４には命令処理装置に送出され
無効となつたデータの代りに新たなデータが格納
される。
本実施例は命令に対し処理するデータ数が一定
の場合を説明したが、処理するデータの数が異な
る場合レジスタ２３，２４のある特定のアドレス
からデータ数分の連続アドレスの総てのフラグを
セツト／リセツトし、又アドレスレジスタ１３，
１５，１７，１９を複数使用するようにしても良
い。
の場合を説明したが、処理するデータの数が異な
る場合レジスタ２３，２４のある特定のアドレス
からデータ数分の連続アドレスの総てのフラグを
セツト／リセツトし、又アドレスレジスタ１３，
１５，１７，１９を複数使用するようにしても良
い。
(f) 発明の効果
以上説明した如く本発明は科学技術用高速計算
機の命令追い越しに対して命令の発信順序と該命
令により処理されるデータの送出順序を制御する
ことが可能で、その効果は大なるものがある。
機の命令追い越しに対して命令の発信順序と該命
令により処理されるデータの送出順序を制御する
ことが可能で、その効果は大なるものがある。
第１図は本発明の一実施例を示す回路のブロツ
ク図、第２図は第１図のフラグ制御回路の詳細図
である。 １１はバツフア、１２，１３，１４，１５，１
６，１７，１８，１９，２３，２４はレジスタ、
２０，２１はセレクタ、２２はフラグ制御回路、
４４，４５，４６，４７はフリツプフロツプ、５
４はレジスタである。
ク図、第２図は第１図のフラグ制御回路の詳細図
である。 １１はバツフア、１２，１３，１４，１５，１
６，１７，１８，１９，２３，２４はレジスタ、
２０，２１はセレクタ、２２はフラグ制御回路、
４４，４５，４６，４７はフリツプフロツプ、５
４はレジスタである。
Claims (1)
- 【特許請求の範囲】 １ 情報処理装置を構成する命令処理装置に於
て、複数の命令を保持し該複数の命令中の一つを
選択して発信する命令発信回路と、該複数の命令
の各々により処理されるデータを保持する記憶回
路と、該記憶回路のデータ単位ごとの単数又は複
数の記憶単位に対し有効なデータが保持されてい
ることを示すフラグを制御し、入力されたデータ
を記憶する記憶単位のアドレスを指定するフラグ
制御回路と、入力された命令に該フラグ制御回路
の指定したデータ記憶単位アドレスを付随させて
前記命令発信回路に与える前処理回路を備え、前
記命令発信回路が命令を発信する際、該アドレス
を前記フラグ制御回路に返送し、該フラグ制御回
路は該アドレスを前記記憶回路に送出すると共に
該アドレスに対応するフラグをオフとするよう構
成したことを特徴とする命令制御装置の制御方
式。 ２ 上記命令制御装置に於て、命令により処理さ
れるデータを取込む際、記憶回路の記憶単位のア
ドレス順通りに保持するとは限らずに、フラグの
オフになつている該記憶単位に該データを保持す
ることを特徴とする特許請求の範囲第１項に記載
の命令制御装置の制御方式。 ３ 上記命令制御装置に於て、総てのフラグが、
オンとなるか、オンとなることが予知された場合
には新たな命令及び該命令により処理されるデー
タの取込みを禁止することを特徴とする特許請求
の範囲第１項に記載の命令制御装置の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19041282A JPS5979361A (ja) | 1982-10-29 | 1982-10-29 | 命令制御装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19041282A JPS5979361A (ja) | 1982-10-29 | 1982-10-29 | 命令制御装置の制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5979361A JPS5979361A (ja) | 1984-05-08 |
| JPS6232505B2 true JPS6232505B2 (ja) | 1987-07-15 |
Family
ID=16257707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19041282A Granted JPS5979361A (ja) | 1982-10-29 | 1982-10-29 | 命令制御装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979361A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61160142A (ja) * | 1984-12-29 | 1986-07-19 | Hitachi Ltd | デ−タ処理装置 |
-
1982
- 1982-10-29 JP JP19041282A patent/JPS5979361A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5979361A (ja) | 1984-05-08 |
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