JPH0554002A - Ｃｐｕ間割込み制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵ間割込みの処理時間を短縮でき、割込
み処理を簡略化できる、複数ＣＰＵ間の複数レベルでの
割込みが可能なＣＰＵ間割込み制御装置を提供する。 【構成】 割込みを受けるＣＰＵ側の各割込みレベルが
同一で各ＣＰＵからの割込みフラグを持つ割込み格納部
３５と、前記割込み格納部３５の情報と書込み情報とを
もとに格納情報を作成する割込み格納情報作成部３４と
から構成された割込みレジスタ３３を、割込みレベルの
夫々に対応するようにその対応数だけ備え、前記割込み
レジスタ３３の割込み格納部３５の情報をもとにＣＰＵ
に対して割込みの要求をレベル別に要求する割込み要求
部３６を備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はレーザ加工機用数値制御
装置などに利用されるもので、機器内で複数のＣＰＵを
使用し、各ＣＰＵ間の情報のやり取りの実行に割込みを
使用する構成における複数ＣＰＵ間の割込み制御装置に
関するものである。

【０００２】

【従来の技術】近年マイクロコンピュータを使用した機
器においては、機器内の情報量の増加と処理の高速性が
要望されるようになり、複数のＣＰＵを使用して各ＣＰ
Ｕに個別に特徴をもった機能を任せ、各ＣＰＵ間で情報
のやり取りを行なわせて全体のシステムを構成する分散
型システムが増えてきている。

【０００３】このような分散型システムのマイクロコン
ピュータを用いた機器において、各ＣＰＵ間の情報のや
りとりを大量かつ高速に行うためのシステムとして、図
１に示すものが知られている。

【０００４】図１に示す従来例は、各ＣＰＵ５に対し設
けられた割込み制御装置が、割込みを発生させるための
割込み発生部９と、他のＣＰＵ５から発生された割込み
を受信するための割込み受信部１０とを備えている。こ
の割込み受信部１０は、図２に示すように、相手方のす
べてのＣＰＵ５の割込み発生に対応できるよう多数の割
込みフラグ１６で構成される割込み受信レジスタ１５
と、自らのＣＰＵ５に割込み要求を発生する割込み要求
部１７とから構成されている。又前記割込み発生部９
は、相手方のすべてのＣＰＵ５の割込み受信に対応でき
るよう多数の各ＣＰＵ別の割込み発生部を有し、図２に
示すように、各ＣＰＵ別の割込み発生部とこれに対応す
る各割込みフラグ１６とが１対１対応で、割込み要求線
１３で接続されている。

【０００５】しかしこの従来例によれば、ＣＰＵ５間の
割込み通信を行なうＣＰＵ５の数が増えてくると、割込
み要求線１３の数が幾何級数的に増大する。

【０００６】すなわちＣＰＵ５の数をＭとすると、割込
み要求線１３の数Ｗは式（１）のように示される。

【０００７】Ｗ＝Ｍ×（Ｍ １）・・・・・・（１） 図３の（ａ）にはＣＰＵ５の数が４個の場合を示してい
るが、この場合には割込み要求線１３の数は１２本とな
る。又図３の（ｂ）にはＣＰＵ５の数が５個の場合を示
しているが、この場合には割込み要求線１３の数は２０
本となる。

【０００８】上記の場合は割込みレベルを考慮しない場
合であったが、実際には割込みレベルを考慮しなければ
ならない場合の方が多く、Ｎ段階の割込みレベルが存在
する場合には、割込み要求線１３の数Ｗは式（２）のよ
うに示される。

【０００９】 Ｗ＝Ｎ×Ｍ×（Ｍ １）・・・・・・（２） 従って、例えばＣＰＵ５の数が４個、割込みレベルが７
段階である場合には、割込み要求線１３の数が、８４本
にもなってしまう。このように上記従来例は、ＣＰＵ５
の数が増大すると割込み要求線１３の数が極端に増大
し、特に、ＣＰＵ５の増大に加え、割込みレベル数が大
きくなると、これに対応することが事実上不可能になる
という問題を有している。

【００１０】このような問題点を解消した従来例とし
て、図４、図５に示す従来例がある。

【００１１】この従来例は、割込む側のＣＰＵが割込み
先のＣＰＵのローカルバスの占有権を獲得し、割込み情
報を格納することでＣＰＵ間の割込みを行なうものであ
る。

【００１２】図４に示すように各ＣＰＵ２１に対応し
て、バス制御部１８、バッファ１９、メモリ２２、割込
み制御部２３、Ｉ／Ｏ２４、ＣＰＵ間割込み制御装置２
５が設けられている。前記ＣＰＵ間割込み制御装置２５
は、図５に示すように、ＣＰＵ毎に個別の割込みフラグ
の構成をとる割込み格納部３０をもつ割込みレジスタ２
９と、割込み要求部３１とから構成される。割込みレジ
スタ２９の内部構造は表１に示すようになっている。表
２は割込みレジスタ２９内の割込みフラングの状態遷移
表である。図６は割込みレジスタ２９と割込み要求部３
１の回路構成の１例を示したものである。

【００１３】

【表１】

【００１４】

【表２】

【００１５】又図４、図５に示すように、各ＣＰＵ２１
のローカル上にある前記割込みレジスタ２９に個別にア
クセスすることを管理する管理情報を格納する共通メモ
リ２０を備えている。この共通メモリ２０は割込みレジ
スタ用アクセス制御格納部３２を有している。このアク
セス制御格納部３２は、表３に示すように、各割込みレ
ジスタ２９に対応するセマフォフラグを備えている。

【００１６】

【表３】

【００１７】次に上記従来例のＣＰＵ間の割込み動作を
説明する。各ＣＰＵ２１に付設されたＣＰＵ間割込み制
御装置２５の割込みレジスタ２９は、他のＣＰＵ２１の
すべてに対応した割込みフラグを持っているため、各Ｃ
ＰＵ２１からのアクセスが混在するおそれがある。この
ため、他のＣＰＵ２１による割込み発生処理、自らのＣ
ＰＵ２１による割込み受信処理における割込みレジスタ
２９への読出し、書込みの一連のアクセスを保証する必
要があり、この保証のために、共通メモリ２０上のアク
セス制御格納部３２は、各ＣＰＵ２１の割込みレジスタ
２９のアクセス権を個別に管理するために割込みレジス
タ２９の数だけセマフォフラグを持つように構成され、
これによりアクセス権の制御を行なっている。

【００１８】図７は上記アクセス権の制御を示すフロー
チャートである。割込みを要求するＣＰＵは、共通メモ
リ２０上の割込みレジスタ用アクセス制御格納部３２に
アクセスし、相手方のＣＰＵの割込みレジスタ２９に対
応するセマフォフラグが“０”であるか否かを判定し、
これが“１”のときは他のＣＰＵがアクセス権を獲得し
ているので、他のＣＰＵのアクセス権の解放を待つ（ス
テップ＃１）。これが“０”のときは前記対応するセマ
フォフラグに“１”を書込んでアクセス権を獲得し、こ
れを他のＣＰＵに知らせる（ステップ＃２）。そして対
応する割込みレジスタ２９への一連の処理を行い（ステ
ップ＃３）、その後直ちに前記セマフォフラグを“０”
にし、アクセス権を解放する（ステップ＃４）。

【００１９】図８は、ｉ番目のＣＰＵ（ＣＰＵ−ｉ）か
らｊ番目のＣＰＵ（ＣＰＵ−ｊ）への割込みを行なう際
のフローチャートを示している。割込みを要求するＣＰ
Ｕ−ｉは、先ず相手側のＣＰＵ−ｊの割込みレジスタ２
９に対応するセマフォフラグに対し、アクセス権制御の
フローに従ってアクセス権を獲得する（ステップ＃１
１、＃１２）。次いでＣＰＵ−ｉがＣＰＵ−ｊのローカ
ルエリアにある割込みレジスタ２９にアクセスし、その
内容を読出し、次いで自らのＣＰＵ−ｉ用の割込みフラ
グのみを“１”に変更する（ステップ＃１３、＃１
４）。その情報をもとに割込み要求部３１がＣＰＵ−ｊ
に対して割込み制御部２３を介して割込み要求を行なう
（図５参照、ステップ＃１６）。同時にＣＰＵ−ｉは前
記セマフォフラグを“０”にし、前記割込みレジスタ２
９へのアクセス権の解放を行う（ステップ＃１５）。

【００２０】割込みを要求された側のＣＰＵ−ｊは、割
込み要求を認識し、現行処理の中断処理を行い（ステッ
プ＃１７、＃１８）、次いで共通メモリ２０内にあるＣ
ＰＵ−ｊの割込みレジスタ用のセマフォフラグに対して
アクセス権制御のフロー（図７参照）に従ってアクセス
権を獲得する（ステップ＃１９、＃２０）。そして前記
割込みレジスタ２９を読出すことにより、割込みを要求
してきたＣＰＵ−ｉを認識する（ステップ＃２１、＃２
２）。さらに割込みを要求してきたＣＰＵ−ｉに対応す
る割込みフラグのみを“０”に変更して割込み要因を初
期化する（ステップ＃２３、＃２４）。最後にＣＰＵ−
ｊの割込みレジスタ用セマフォフラグを“０”として、
割込みレジスタのアクセス権の解放を行い、その割込み
に対応した処理を実行した後、割込み処理からの復帰処
理を行なう（ステップ＃２５、＃２６、＃２７）。

【００２１】なお、図７、図８において、ａで示す処理
は分断を禁止するアクセスであり、これをハードウェア
的に保証する必要がある。このための１方法として、Ｔ
ＡＳ（テストアンドセット）命令を持つことにより分断
禁止を保証する方法がある。

【００２２】又ｂで示す処理は、図７のアクセス権制御
フローを示している。

【００２３】

【発明が解決しようとする課題】図５に示す従来例は、
上記のように他のＣＰＵによる割込み発生処理、自らの
ＣＰＵによる割込み受信処理に関する一連のアクセスを
保証するために、共通メモリ上にアクセス制御格納部を
設け、このアクセス制御格納部を各ＣＰＵのローカルの
割込みレジスタに個別に対応したセマフォフラグで構成
し、前記アクセス権制御フローを行なう必要があった。
そしてこのアクセス権制御フローは、複雑であると共に
処理時間が長くなるという問題があった。

【００２４】又ＣＰＵの数をＭ個とし、割込みレベルを
Ｎ段階とすると、前記セマフォフラグの数は（Ｍ×Ｎ）
個となり、その数は極端に増大して、アクセス権の管理
が複雑になってしまうという問題もあった。

【００２５】なお、図５に示す割込みレジスタ用アクセ
ス制御格納部３２を省略し、図８にｂで示すアクセス権
制御フローを省略すると、次のような不都合が生じる。

【００２６】図９は、このような場合においてＣＰＵ−
２が割込み要求を発生させたときの、受信側ＣＰＵに付
設されたＣＰＵ間割込み制御装置における割込みレジス
タ内の割込みフラグの遷移を表わしている。図９に示す
場合は、Ｐ、Ｑで示す期間、他のＣＰＵによるアクセス
の禁止が保証されてＣＰＵ−２のみの割込み要求が発生
した場合であるので、正常な処理が行なわれている。し
かし前記Ｐ、Ｑをハードウェア的に保証することは困難
であり、これが保証されない場合は複数のＣＰＵの割込
み要求が混在して、図１０及び図１１に示すように正常
な処理が行なわれない事態を招く。

【００２７】図１０は、ＣＰＵ−２とＣＰＵ−Ｍとが同
一の割込みレジスタに対して割込みを要求した場合を示
す。この場合図９に示すＰの禁止期間が保証されず、Ｃ
ＰＵ−２及び、これに続いてＣＰＵ−Ｍが割込みレジス
タを読出し、その後にＣＰＵ−２の書込みによりＣＰＵ
−２用フラグが“１”となった後に、ＣＰＵ−Ｍの書込
みによりＣＰＵ−２用フラグが“０”となり、ＣＰＵ−
Ｍ用フラグが“１”となる（表２参照）ことになり、Ｃ
ＰＵ−２の割込み要求が消滅してしまうという不都合が
生ずる。

【００２８】図１１は、受信ＣＰＵがＣＰＵ−２からの
割込みを認識している間にＣＰＵ−Ｍから割込み要求が
発生した場合を示す。この場合は図９に示すＱの禁止期
間が保証されず、受信ＣＰＵ及び、これに続いてＣＰＵ
−Ｍが割込みレジスタを読出し、その後に受信ＣＰＵの
書込みによりＣＰＵ−２用フラグを“０”に変更して割
込み要因を初期化するが、次いでＣＰＵ−Ｍの書込みに
よりＣＰＵ−２用フラグ及びＣＰＵ−Ｍ用フラグが
“１”となる（表２参照）結果、ＣＰＵ−２用フラグが
“１”に復帰し、二重に割込みが発生するという不都合
が生ずる。

【００２９】本発明は上記従来例の問題点を解消すると
共に、複数の割込みレベルまで対応が可能となるＣＰＵ
間割込み制御装置を提供することを目的とする。

【００３０】

【課題を解決するための手段】本発明は上記目的を達成
するため、機器内で複数のＣＰＵを有し、割込みをかけ
るＣＰＵが割込みを受けるＣＰＵのローカルバスのバス
占有権を獲得して割込みを行うシステムにおける各ＣＰ
Ｕに付設されたＣＰＵ間割込み制御装置において、割込
みを受けるＣＰＵ側の各割込みレベルが同一で各ＣＰＵ
からの割込みフラグを持つ割込み格納部と、前記割込み
格納部の情報と書込み情報とをもとに格納情報を作成す
る割込み格納情報作成部とから構成された割込みレジス
タを、割込みレベルの夫々に対応するようにその対応数
だけ備え、前記割込みレジスタの割込み格納部の情報を
もとにＣＰＵに対して割込みの要求をレベル別に要求す
る割込み要求部を備え、前記複数の割込みレジスタの中
から１つを選択してアクセス可能な状態とするアドレス
デコーダを備え、前記割込みレジスタを、割込みレベル
毎にアクセスし、割込み格納部の情報により前記割込み
格納部への書込み動作を管理するように構成したことを
特徴とする。

【００３１】

【作用】本発明によれば、割込みレベル毎の割込みレジ
スタに割込み格納部及び割込み格納情報作成部を持って
いるため、前記割込み格納情報作成部の特徴を生かすこ
とにより、割込みレジスタへのアクセス権の制御は不要
になり、図５に示す従来例のように共通メモリ上にアク
セス制御格納部を配置する必要がなくなる。

【００３２】

【実施例】図４及び図１２〜図１７に基き本発明の実施
例を説明する。

【００３３】本実施例も上記従来例と同様、割込みをか
けるＣＰＵ（送信ＣＰＵ）が割込み先のＣＰＵ（受信Ｃ
ＰＵ）のローカルバスのバス占有権を獲得し割込み情報
を格納することでＣＰＵ間の割込みを行うように構成さ
れている。その基本的システムは図４に示されている
が、上記従来例では共通メモリ２０上にセマフォフラグ
で構成されたアクセス制御格納部を設け、図８にｂで示
すアクセス権制御フローを有しているのに対し、本実施
例ではそれらを設けず、各ローカルエリアに配したＣＰ
Ｕ間割込み制御装置２５にアクセス権制御機能をもたせ
た点に特徴を有している。

【００３４】図４に示すシステムの基本的構成は、上記
従来例について説明したものと同様であるので、その説
明を省略する。

【００３５】ＣＰＵ間割込み制御装置２５は、図１２に
示すように、複数の割込みレジスタ３３、割込み要求部
３６及びアドレスデコーダ３７を備えている。

【００３６】割込みレジスタ３３は、受信ＣＰＵ側の割
込みレベルが同一で各送信ＣＰＵからのフラグをもつ割
込み格納部３５と、前記割込み格納部３５の情報と書込
み情報とをもとに格納情報を作成する割込み格納情報作
成部３４とにより構成されている。そして、ＣＰＵ間割
込み制御装置２５は、図１２及び表４に示すように、割
込みレベル１用割込みレジスタ、割込みレベル２用割込
みレジスタ・・・・・・、割込みレベルＮ用割込みレジ
スタからなる割込みレジスタ群、すなわち割込みレベル
毎に対応するように設けられた割込みレジスタ群を備え
ている。

【００３７】

【表４】

【００３８】割込み要求部３６は、前記割込み格納部３
５の情報をもとに、当該ＣＰＵ２１に対し割込みの要求
を、レベル別に要求する機能を有している。

【００３９】アドレスデコーダ３８は、前記複数の割込
みレジスタ３３の内から１つを選択してアクセス可能の
状態とする機能を有している。

【００４０】表５は前記割込み格納部３５内の割込みフ
ラグの状態遷移を示している。この表に示すように、ア
クセス後のフラグ情報は、アクセス前フラグ情報と書込
みフラグ情報との排他的論理和となる。

【００４１】

【表５】

【００４２】すなわち、割込みフラグへの“０”の書込
みは内部情報を変化させず、“１”の書込みは内部情報
を反転させる。そして“１”の書込みを、割込みを発生
させるフラグ、又は初期化するフラグに対してのみ行
い、他のフラグには“０”を書込むことにより、その内
部情報の保持を行うようにすることができる。

【００４３】送信ＣＰＵ２１は割込みを発生させるため
のフラグを事前に知っているため、そのフラグのみ
“１”にして割込みレジスタ３３に書込むことにより、
他のフラグの情報を保持することができる。又受信ＣＰ
Ｕ２１は、割込まれた割込みレベルの割込みレジスタ３
３を読出すことにより、送信ＣＰＵ２１がどのＣＰＵ２
１であるか認識でき、前記割込みレジスタ３３に対し、
初期化を必要とするフラグのみ“１”にして書込むこと
により、他のＣＰＵ用フラグの情報を保持できる。

【００４４】図１３は送信ＣＰＵ２１から割込みレジス
タ３３にアクセスするためのフローチャートを示す。図
１４は受信ＣＰＵが割込みレジスタ３３にアクセスする
ためのフローチャートを示す。これらの説明は後に図１
７に基いて具体的に行なう。

【００４５】図１５、図１６は本実施例の構成をより具
体的に示したものである。対応する割込みレベル別に分
けられた各割込みレジスタ３３は、ＣＰＵ−１フラグ用
〜ＣＰＵ−Ｍフラグ用の計Ｍビットで、データバスに接
続されている。割込み格納情報部３４は、入力としてデ
ータバスと割込み格納部３５の出力があり、排他的論理
和で構成され、割込み格納部３５に接続されている。割
込み格納部３５は、バッファを介してデータバスと接続
され、読出しができる。

【００４６】割込み要求部３６は、割込み格納部３５の
出力を割込みレベル毎に論理和をとった構成であり、Ｃ
ＰＵ２１に対し割込み要求レベル別に割込み要求を発生
する。すなわち割込み要求部３７は、割込み要求信号レ
ベル１、割込み要求信号レベル２、・・・・・・、割込
み要求信号レベルＮのいずれかを割込み制御部２３（図
４）に送信する。アドレスデコーダ３７は、接続された
アドレスバスからのアドレス信号に基き、各割込みレジ
スタ３３からその１つを選択する。

【００４７】次に図１７に基き、ＣＰＵ−ｉからＣＰＵ
−ｊへの割込みレベルｋの割込み動作を説明する。

【００４８】先ずＣＰＵ−ｉは、受信ＣＰＵであるＣＰ
Ｕ−ｊのローカルバスのバス占有権を、バス制御部１８
（図４）を介して獲得する。次いでＣＰＵ−ｉはＣＰＵ
−ｊに付設されたＣＰＵ間割込み制御装置２５の割込み
レベルｋ用割込みレジスタ３３のＣＰＵ−ｉ用フラグが
“１”か“０”かを判定し、“１”である場合は待機す
る（ステップ＃３１）。“０”である場合には前記フラ
グに対応するビットのみを“１”にして前記割込みレジ
スタ３３に書込み、これに基いて割込み格納情報作成部
３４は、ＣＰＵ−ｉ用フラグのみ“１”に反転させ、割
込み格納部３５に格納する（ステップ＃３２）。割込み
格納部３５は、ＣＰＵ−ｉ用割込み情報を割込み要求部
３６に伝達し、割込み要求部３６がＣＰＵ−ｊに割込み
レベルｋの割込み処理を要求する（ステップ＃３３）。
ＣＰＵ−ｊは、割込みレベルｋの割込み要求を認識し
（ステップ＃３４）、現行処理を中断する（ステップ＃
３５）。

【００４９】次いでＣＰＵ−ｊは、割込みレベルｋの割
込みレジスタ３３を読出し（ステップ＃３６）、ＣＰＵ
−ｉ用フラグが“１”であることを認識し、ＣＰＵ−ｉ
からの割込みと認識する（ステップ＃３７）。そして前
記割込みレジスタ３３にＣＰＵ−ｉ用フラグに対応する
ビットのみを“１”にして書込む（ステップ＃３８）。
前記割込み格納情報作成部３４はＣＰＵ−ｉ用フラグの
みを“０”に反転させ、割込み格納部３５に格納する。
これによりＣＰＵ−ｉ用フラグは初期化される（ステッ
プ＃３９）。その後、ＣＰＵ−ｊは、ＣＰＵ−ｉからの
割込みレベルｋの割込み処理を実行し、次いで割込み処
理からの復帰処理を実行する（ステップ＃４０、＃４
１）。 上記に説明したＣＰＵ間割込み制御装置２５
は、各割込みレベル毎の割込みレジスタ３３内に割込み
格納情報作成部３４を持ち、その特徴をいかすことによ
り、図５に示す従来例のように共通メモリ上に、アクセ
ス制御格納部を配置する必要がなくなる。

【００５０】上記に本実施例のＣＰＵ間割込み制御装置
についての基本的構成、作用を説明したが、更に図１７
にＩ、IIで示す処理フローを実行することにより、割込
みに付随した多数の情報を受渡す処理を円滑に行なうこ
とができる。すなわち、共通メモリ２０（図４）上に割
込みＣＰＵ別に情報格納部を設け、各割込みレジスタ３
３内の割込みフラグを利用して情報の格納、情報の読出
し処理を実行することができる。図１７のＩで示す処理
フローは、ＣＰＵ−ｉ、レベルｋのときの情報を共通メ
モリ２０上に格納する処理（ステップ＃５１）を示し、
図１７のIIで示す処理フローは、Ｉで示す処理で書込ま
れた情報を共通メモリ２０から読出す処理（ステップ＃
５２）であるが、これらにおいて共通メモリ２０上の情
報格納部に対するアクセス権は、前記割込みレジスタ３
３内の割込みフラグにより保証される。このように、上
記ＣＰＵ間割込み制御装置は割込みによるＣＰＵ間の情
報の受渡しの展開性に富んでいる。

【００５１】

【発明の効果】本発明によれば、従来例には必要であっ
た共通メモリ上のアクセス制御格納部、及びこのアクセ
ス制御格納部を使用したアクセス権制御フローが不要と
なるので、ＣＰＵ間割込みの処理時間を短縮でき、構造
を簡単にすることができるにもかかわらず、複数ＣＰＵ
間の複数レベルでの割込みを可能とすることができるＣ
ＰＵ間割込み制御装置を提供することができる。

【図面の簡単な説明】

【図１】第１の従来例を示す構成図。

【図２】第１の従来例のＣＰＵ間割込み制御装置を示す
構成図。

【図３】第１の従来例の問題点を示す説明図。

【図４】本発明及び第２の従来例で使用されるシステム
を示す構成図。

【図５】第２の従来例におけるＣＰＵ間割込み制御装置
とアクセス制御格納部とを示す構成図。

【図６】第２の従来例における割込みレジスタと割込み
要求部とを示す回路構成図。

【図７】第２の従来例におけるアクセス権制御の動作を
示すフローチャート。

【図８】第２の従来例におけるＣＰＵ間割込み制御装置
の動作を示すフローチャート。

【図９】第２の従来例における割込みレジスタ内の割込
み格納部におけるフラグ遷移を示す説明図。

【図１０】第２の従来例においてアクセス権の制御フロ
ーが無い場合に生ずる問題点を示す説明図。

【図１１】第２の従来例においてアクセス権の制御フロ
ーが無い場合に生ずる問題点を示す説明図。

【図１２】本発明の実施例におけるＣＰＵ間割込み制御
装置の内部構成図。

【図１３】本発明の実施例における送信ＣＰＵから割込
みレジスタをアクセスする際の動作を説明するフローチ
ャート。

【図１４】本発明の実施例における受信ＣＰＵから割込
みレジスタをアクセスする際の動作を説明するフローチ
ャート。

【図１５】本発明の実施例におけるＣＰＵ間割込み制御
装置を示す構成図。

【図１６】本発明の実施例における割込みレジスタ及び
割込み要求部を示す回路構成図。

【図１７】本発明の実施例におけるＣＰＵ間割込み制御
装置の動作を説明するフローチャート。

【符号の説明】

２１ ＣＰＵ ３３ 割込みレジスタ ３４ 割込み格納情報作成部 ３５ 割込み格納部 ３６ 割込み要求部 ３７ アドレスデコーダ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 機器内で複数のＣＰＵを有し、割込みを
   かけるＣＰＵが割込みを受けるＣＰＵのローカルバスの
   バス占有権を獲得して割込みを行うシステムにおける各
   ＣＰＵに付設されたＣＰＵ間割込み制御装置において、 割込みを受けるＣＰＵ側の各割込みレベルが同一で各Ｃ
   ＰＵからの割込みフラグを持つ割込み格納部と、前記割
   込み格納部の情報と書込み情報とをもとに格納情報を作
   成する割込み格納情報作成部とから構成された割込みレ
   ジスタを、割込みレベルの夫々に対応するようにその対
   応数だけ備え、 前記割込みレジスタの割込み格納部の情報をもとにＣＰ
   Ｕに対して割込みの要求をレベル別に要求する割込み要
   求部を備え、 前記複数の割込みレジスタの中から１つを選択してアク
   セス可能な状態とするアドレスデコーダを備え、 前記割込みレジスタを、割込みレベル毎にアクセスし、
   割込み格納部の情報により前記割込み格納部への書込み
   動作を管理するように構成したことを特徴とするＣＰＵ
   間割込み制御装置。