JPS6232561A - マルチプロセツサシステムの制御方式 - Google Patents
マルチプロセツサシステムの制御方式Info
- Publication number
- JPS6232561A JPS6232561A JP17120585A JP17120585A JPS6232561A JP S6232561 A JPS6232561 A JP S6232561A JP 17120585 A JP17120585 A JP 17120585A JP 17120585 A JP17120585 A JP 17120585A JP S6232561 A JPS6232561 A JP S6232561A
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- JP
- Japan
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- message
- processor
- area
- interrupt
- communication area
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マルチプロセッサ間で情報交換が行なわれ
るマルチプロセッサシステムの制御方式％式％ 〔従来の技術〕 第６図は１例えば特開昭５５−３９９０８号公報に示さ
れた従来の制御方式を示すものと同等のブロック図であ
り、図において１〜３は＋１〜÷３のＣＰＵ、４は共通
バス信号線、５は共有メモリで、Ｃ１２，Ｃ１３，Ｃ２
１，Ｃ２３，Ｃ３１゜Ｃ３２はこの共有メモリ５内にお
いて上記ＣＰＵ１〜３の各プロセッサ間情報交換のため
の交信領域ヲ示している。６は各プロセッサ間を相互に
結合した単一割込要求信号である。
るマルチプロセッサシステムの制御方式％式％ 〔従来の技術〕 第６図は１例えば特開昭５５−３９９０８号公報に示さ
れた従来の制御方式を示すものと同等のブロック図であ
り、図において１〜３は＋１〜÷３のＣＰＵ、４は共通
バス信号線、５は共有メモリで、Ｃ１２，Ｃ１３，Ｃ２
１，Ｃ２３，Ｃ３１゜Ｃ３２はこの共有メモリ５内にお
いて上記ＣＰＵ１〜３の各プロセッサ間情報交換のため
の交信領域ヲ示している。６は各プロセッサ間を相互に
結合した単一割込要求信号である。
次に動作について第６図を参照しながら説明する。まず
＋１のＣＰＵＩより＋２のＣＰＵ２に通知すべき要因が
発生したものとする。◆１のＣＰＵ１は通知情報を共有
メモリ５の交信領域Ｃ２１に書込み、この領域内のとジ
−フラグ、すなわち交信領域Ｃ２１のメツセージが未処
理であることを示すフラグをセットする。その後、割込
要求を行なうため、割込要求線６に割込要求信号を出力
する。ここで＋２のＣＰＵ２はこの割込入力により割込
処理として以下の動作を行なう。まず、交信領域Ｃ２１
の内容をチェックし、ナ１のＣＰＵＩからの情報通知有
無を判定する。ここで、この従来例では＋１のＣＰＵＩ
からの情報が有るためこの情報を取込み、内容に応じた
処理を行なう。この場合、他のＣＰＵＩ乃至３に対して
も割込入力が行なわれるため、各プロセッサは自分あて
の交信領域をチェックし、ＣＰＵＩ乃至３のプロセッサ
からのメツセージ有無を判定する。例えば、＋３のＣＰ
Ｕ３は交信領域Ｃ３１，Ｃ３２の内容をチェックし、例
えば自分あてのメツセージが無い場合は無効処理を行な
う。
＋１のＣＰＵＩより＋２のＣＰＵ２に通知すべき要因が
発生したものとする。◆１のＣＰＵ１は通知情報を共有
メモリ５の交信領域Ｃ２１に書込み、この領域内のとジ
−フラグ、すなわち交信領域Ｃ２１のメツセージが未処
理であることを示すフラグをセットする。その後、割込
要求を行なうため、割込要求線６に割込要求信号を出力
する。ここで＋２のＣＰＵ２はこの割込入力により割込
処理として以下の動作を行なう。まず、交信領域Ｃ２１
の内容をチェックし、ナ１のＣＰＵＩからの情報通知有
無を判定する。ここで、この従来例では＋１のＣＰＵＩ
からの情報が有るためこの情報を取込み、内容に応じた
処理を行なう。この場合、他のＣＰＵＩ乃至３に対して
も割込入力が行なわれるため、各プロセッサは自分あて
の交信領域をチェックし、ＣＰＵＩ乃至３のプロセッサ
からのメツセージ有無を判定する。例えば、＋３のＣＰ
Ｕ３は交信領域Ｃ３１，Ｃ３２の内容をチェックし、例
えば自分あてのメツセージが無い場合は無効処理を行な
う。
従来のマルチプロセッサシステムの制御方式は以上のよ
うに構成されているので、各ＣＰＵはそのつど共有メモ
リ５の領域をチェックしなければならず、さらに自分あ
てのメツセージ通知でなくても毎回割込発生毎に共有メ
モリの領域にアクセスすることが必要となる。このため
、共有バス信号線４の競合によるオーバーヘッドが増加
し、並びに不要な無効処理が実行されるという問題点が
あった。
うに構成されているので、各ＣＰＵはそのつど共有メモ
リ５の領域をチェックしなければならず、さらに自分あ
てのメツセージ通知でなくても毎回割込発生毎に共有メ
モリの領域にアクセスすることが必要となる。このため
、共有バス信号線４の競合によるオーバーヘッドが増加
し、並びに不要な無効処理が実行されるという問題点が
あった。
この発明は上記のような問題点を解消するためになされ
たもので、共有バス信号線の負荷を低減させると共に、
不要な無効処理を解消することができるマルチプロセッ
サシステムの制御方式を得ることを目的とする。
たもので、共有バス信号線の負荷を低減させると共に、
不要な無効処理を解消することができるマルチプロセッ
サシステムの制御方式を得ることを目的とする。
この発明に係るマルチプロセッサシステムの制御方式は
、プロセッサ間メツセージ交信領域を各プロセッサの２
ポートメモリ領域に配置し、さらにメツセージ通知時に
相手プロセッサに対してだけ割込みを発生させるだめの
割込要求回路を各プロセッサ内に備えたものである。
、プロセッサ間メツセージ交信領域を各プロセッサの２
ポートメモリ領域に配置し、さらにメツセージ通知時に
相手プロセッサに対してだけ割込みを発生させるだめの
割込要求回路を各プロセッサ内に備えたものである。
この発明におけるメツセージ交信領域は、２ポートメモ
リ領域に配置されることにより、プロセッサ内からのメ
モリアクセスが可能となり共有バス信号線の競合を減少
させ、プロセッサ間のメツセージ交換を可能とする。
リ領域に配置されることにより、プロセッサ内からのメ
モリアクセスが可能となり共有バス信号線の競合を減少
させ、プロセッサ間のメツセージ交換を可能とする。
以下、この発明の一実施例を図について説明する。第１
図において−１〜３は÷１〜◆３のＣＰＵ、４は共有バ
ス信号線、７〜９は各ＣＰＵＩ〜３内に設けられた割込
要求回路である。第２図は各ＣＰＵＩ〜３の交信領域Ｃ
１２〜Ｃ３２の内容を示すもので７ラグ１０１はメツセ
ージ発行元プロセッサであるＣＰＵＩ乃至３からのメツ
セージが処理中か、または処理済みであるかを示し、メ
ツセージ領域１０２は、発行元プロセッサからの通知情
報が格納される。第４図は上記割込要求回路７乃至９の
一例を示す詳細構成図であり１図において２０１は設定
スイッチ、２０２はアドレス一致回路、２０３はＡＮＤ
回路である。
図において−１〜３は÷１〜◆３のＣＰＵ、４は共有バ
ス信号線、７〜９は各ＣＰＵＩ〜３内に設けられた割込
要求回路である。第２図は各ＣＰＵＩ〜３の交信領域Ｃ
１２〜Ｃ３２の内容を示すもので７ラグ１０１はメツセ
ージ発行元プロセッサであるＣＰＵＩ乃至３からのメツ
セージが処理中か、または処理済みであるかを示し、メ
ツセージ領域１０２は、発行元プロセッサからの通知情
報が格納される。第４図は上記割込要求回路７乃至９の
一例を示す詳細構成図であり１図において２０１は設定
スイッチ、２０２はアドレス一致回路、２０３はＡＮＤ
回路である。
次に上記実施例の動作を図について説明する、第１図に
おいて、ナ１のＣＰＵＩから＋２のＣＰＵ２に情報を通
知すべき状態になったとする。この時す１のＣＰＵＩは
、第３図のフローチャートで示すよう和、＋２のＣＰＵ
２の２ポートメモリ上の交信領域Ｃ２１のフラグ１０１
をチェックしくステップ３０１）、７ラグ１０１がセッ
トされていなければ、当該フラグ１０１をセットしくス
テップ３０２）、交信領域Ｃ２１のメツセージ領域１０
２に情報を書込み（ステップ３０３）、その後÷２のＣ
ＰＵ２に割込要求を行なう（ステップ３０４）。この割
込要求は、第４図のブロック図で示される割込要求回路
７乃至９により出力される。＋１のＣＰＵＩが実行する
割込命令（ＯＵＴ命令の実行）により＋２のＣＰＵ２を
指定する。
おいて、ナ１のＣＰＵＩから＋２のＣＰＵ２に情報を通
知すべき状態になったとする。この時す１のＣＰＵＩは
、第３図のフローチャートで示すよう和、＋２のＣＰＵ
２の２ポートメモリ上の交信領域Ｃ２１のフラグ１０１
をチェックしくステップ３０１）、７ラグ１０１がセッ
トされていなければ、当該フラグ１０１をセットしくス
テップ３０２）、交信領域Ｃ２１のメツセージ領域１０
２に情報を書込み（ステップ３０３）、その後÷２のＣ
ＰＵ２に割込要求を行なう（ステップ３０４）。この割
込要求は、第４図のブロック図で示される割込要求回路
７乃至９により出力される。＋１のＣＰＵＩが実行する
割込命令（ＯＵＴ命令の実行）により＋２のＣＰＵ２を
指定する。
第４図において、設定スイッチ２０１には上記指定値に
等しい値が設定されているため−◆２のＣＰＵ２のみが
割込命令をデコードして割込みを発生させる。設定スイ
ッチ２０１は、他のＣＰＵ１．３には別のユニークな値
が設定されている。
等しい値が設定されているため−◆２のＣＰＵ２のみが
割込命令をデコードして割込みを発生させる。設定スイ
ッチ２０１は、他のＣＰＵ１．３には別のユニークな値
が設定されている。
従って、ＣＰＵＩ、３には割込みが発生しない。
割込の発生したす２のＣＰＵ２は、第５図のフローチャ
ートに示す割込処理を実行する。まず交信領域Ｃ２１の
フラグ１０１をチェックしくステップ４０１）、セット
されていれば、す１のＣＰＵ１からの通知があったこと
を示すため交信領域Ｃ２１のメツセージを取込み（ステ
ップ４０２）、メツセージ内容に基づいた処理を行なう
（ステップ４０３）。その後、交信領域Ｃ２１のフラグ
１０１をリセットする（ステップ４０４）こと九より再
び＋１のＣＰＵ１からのメツセージを受信可能としてお
く。なお、続けて交信領域Ｃ２３のフラグチェックを行
ない（ステップ４０５）、ナ３のＣＰＵ３からのメツセ
ージがあれば同様に処理（ステップ４０６〜４０８）を
行なう。
ートに示す割込処理を実行する。まず交信領域Ｃ２１の
フラグ１０１をチェックしくステップ４０１）、セット
されていれば、す１のＣＰＵ１からの通知があったこと
を示すため交信領域Ｃ２１のメツセージを取込み（ステ
ップ４０２）、メツセージ内容に基づいた処理を行なう
（ステップ４０３）。その後、交信領域Ｃ２１のフラグ
１０１をリセットする（ステップ４０４）こと九より再
び＋１のＣＰＵ１からのメツセージを受信可能としてお
く。なお、続けて交信領域Ｃ２３のフラグチェックを行
ない（ステップ４０５）、ナ３のＣＰＵ３からのメツセ
ージがあれば同様に処理（ステップ４０６〜４０８）を
行なう。
なお、上記実施例ではＣＰＵを３台備えた場合について
示したが、さらに多くのプロセッサが共有バス信号線４
に接続されていても良く、相手プロセッサ毎にメツセー
ジ交信領域を持つようにしてもよい。
示したが、さらに多くのプロセッサが共有バス信号線４
に接続されていても良く、相手プロセッサ毎にメツセー
ジ交信領域を持つようにしてもよい。
以上のように、この発明によればメツセージ交信領域を
各プロセッサの２ポートメモリ上に配置して構成したの
で、共有バスの競合を防ぐことができ、またプロセッサ
間の割込要求を共有バス信号として持たず、プロセッサ
内の割込要求回路で実現でき、個別に割込通知を行なう
ことが可能となり、無意な割込処理を実行する必要がな
くなり、システム全体の処理能力が向上するという効果
がある。
各プロセッサの２ポートメモリ上に配置して構成したの
で、共有バスの競合を防ぐことができ、またプロセッサ
間の割込要求を共有バス信号として持たず、プロセッサ
内の割込要求回路で実現でき、個別に割込通知を行なう
ことが可能となり、無意な割込処理を実行する必要がな
くなり、システム全体の処理能力が向上するという効果
がある。
第１図はこの発明の一実施例によるブロック図、第２図
はこの発明におけるメツセージ形式を示す状態図、第３
図はこの発明の一実施例を説明するためのフローチャー
ト、第４図は第１図の割込要求回路５乃至９の詳細を説
明するための詳細構成図、第５図はこの発明の一実施例
を説明するためのフローチャート、第６図は従来の制御
方式のブロック図である。 １〜３はＣＰＵ（プロセッサ）、７〜９は割込要求回路
部、Ｃ１２，Ｃ１３，Ｃ２１，Ｃ２３゜Ｃ３１，Ｃ３２
は交信領域（メツセージ交換領域）である。 なお、各図中、同一符号は同一、又は相当部分を示す。
はこの発明におけるメツセージ形式を示す状態図、第３
図はこの発明の一実施例を説明するためのフローチャー
ト、第４図は第１図の割込要求回路５乃至９の詳細を説
明するための詳細構成図、第５図はこの発明の一実施例
を説明するためのフローチャート、第６図は従来の制御
方式のブロック図である。 １〜３はＣＰＵ（プロセッサ）、７〜９は割込要求回路
部、Ｃ１２，Ｃ１３，Ｃ２１，Ｃ２３゜Ｃ３１，Ｃ３２
は交信領域（メツセージ交換領域）である。 なお、各図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 共通バス信号線に結合される複数のプロセッサを有する
マルチプロセッサシステムの制御方式において、前記各
プロセッサ間のメッセージ交換領域を該各プロセッサの
２ポートメモリ領域に配置とするとともに、前記各プロ
セッサ内に割り込みを発生する割込要求回路を夫々備え
、前記各プロセッサ間の情報交換を、該各プロセッサ上
の２ポートメモリを交信領域として行ない、かつこの交
信領域に伝達情報を予め書き込んだ後に前記割込要求回
路から相手プロセッサに割込要求を発生して行なうよう
にしたことを特徴とするマルチプロセッサシステムの制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17120585A JPS6232561A (ja) | 1985-08-05 | 1985-08-05 | マルチプロセツサシステムの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17120585A JPS6232561A (ja) | 1985-08-05 | 1985-08-05 | マルチプロセツサシステムの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6232561A true JPS6232561A (ja) | 1987-02-12 |
Family
ID=15918971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17120585A Pending JPS6232561A (ja) | 1985-08-05 | 1985-08-05 | マルチプロセツサシステムの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232561A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63255760A (ja) * | 1987-04-14 | 1988-10-24 | Mitsubishi Electric Corp | 制御システム |
-
1985
- 1985-08-05 JP JP17120585A patent/JPS6232561A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63255760A (ja) * | 1987-04-14 | 1988-10-24 | Mitsubishi Electric Corp | 制御システム |
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