JPS581248A - インタロツク条件制御方式 - Google Patents
インタロツク条件制御方式Info
- Publication number
- JPS581248A JPS581248A JP9998381A JP9998381A JPS581248A JP S581248 A JPS581248 A JP S581248A JP 9998381 A JP9998381 A JP 9998381A JP 9998381 A JP9998381 A JP 9998381A JP S581248 A JPS581248 A JP S581248A
- Authority
- JP
- Japan
- Prior art keywords
- register
- instruction
- instruction register
- gate
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、インターツク条件制御方式４特に互に員なる
チップ上に位置する複数の命令レジスタがパイプライン
構成の一部をｌｌＩ成する如きバイブライン処理装置に
おいて、上記複数の命令レジスタの間にパイプライン処
理に関与しないバッフ了・レジスタ管閲挿させ、インタ
ロック条件発生時に３けるインタルック条件伝播に時間
的な余裕を与え得るようにしたインターツク条件制御方
式に関するものである。
チップ上に位置する複数の命令レジスタがパイプライン
構成の一部をｌｌＩ成する如きバイブライン処理装置に
おいて、上記複数の命令レジスタの間にパイプライン処
理に関与しないバッフ了・レジスタ管閲挿させ、インタ
ロック条件発生時に３けるインタルック条件伝播に時間
的な余裕を与え得るようにしたインターツク条件制御方
式に関するものである。
従来からバイブライン処理装置においては、ｍ数個の命
令レジスタがシνヤルにもうけらｎて。
令レジスタがシνヤルにもうけらｎて。
命令が当該複数の命令レジスタを転送されてゆ（間に、
予め定められた処理をパイプライン処理によって実行し
てゆくよう構成されている。そして。
予め定められた処理をパイプライン処理によって実行し
てゆくよう構成されている。そして。
パイプライン処理の一部においてインターツタ条件が発
生すると、当該インターツク条件発生個所までに至るす
べての命令レジスタに対してインターツク条件ゲート信
号を発し、すべての命令レジスタの入力端ゲートを一斉
にロックして命令処理の同期性を保つようにしている。
生すると、当該インターツク条件発生個所までに至るす
べての命令レジスタに対してインターツク条件ゲート信
号を発し、すべての命令レジスタの入力端ゲートを一斉
にロックして命令処理の同期性を保つようにしている。
しかし、最近の如く処理速度が高速化されるにつれて、
上記ゲート信号の伝播時間が問題となり。
上記ゲート信号の伝播時間が問題となり。
上述の如く一斉ロツクを得ることが困難となっている。
特にパイプラインを構成する命令レジスタが互に異なる
ＩＣチップ上に搭載されている如き構成の場合において
は、チップ間の伝播時間のためにｔわめて困難である。
ＩＣチップ上に搭載されている如き構成の場合において
は、チップ間の伝播時間のためにｔわめて困難である。
なお従来からデータ・ラインなどに関しては途中にバッ
ファ・レジスタをもうけて、入力側と出力側との間の転
送速度の差を補なうことが行なわれているが、パイプラ
イン処理における命令ラインに上述の如きバッファ・レ
ジスタをもうけることは処理の同期性をくづすこととな
るおそれがあり、バッファ・レジスタを間挿するという
概念は存在しないものであった。こｎは、データの場合
にはいわば使用ざｎる時点に至りて初めて意味をもつも
のであって待機状態をつ（ることは任意であるが、パイ
プライン処理における命令ラインにおいては命令レジス
タに命令をセットすることが即パイプライン処理の実行
に関与しているからと考えてよい。
ファ・レジスタをもうけて、入力側と出力側との間の転
送速度の差を補なうことが行なわれているが、パイプラ
イン処理における命令ラインに上述の如きバッファ・レ
ジスタをもうけることは処理の同期性をくづすこととな
るおそれがあり、バッファ・レジスタを間挿するという
概念は存在しないものであった。こｎは、データの場合
にはいわば使用ざｎる時点に至りて初めて意味をもつも
のであって待機状態をつ（ることは任意であるが、パイ
プライン処理における命令ラインにおいては命令レジス
タに命令をセットすることが即パイプライン処理の実行
に関与しているからと考えてよい。
本発明は、上記の如き前提のもとで、〕（イブライン処
理に関与しないパッジ７・レジＸりを通常の状態のもと
ではいわばバイパスされるように間挿し、上述のインタ
ーｖｐ１条件発生時に＝旦命令退避を行なわせるように
して、上述のゲート信号伝播の遅れに対熱することを目
的としている。そしてそのため０本発明のインターツタ
条件制御方式は、ｉｌのチップ上に存在する才ｌの命令
レジスタと第２のチップ上に存在する牙２の命令レジス
タとがパイプライン構成の一部として構成され。
理に関与しないパッジ７・レジＸりを通常の状態のもと
ではいわばバイパスされるように間挿し、上述のインタ
ーｖｐ１条件発生時に＝旦命令退避を行なわせるように
して、上述のゲート信号伝播の遅れに対熱することを目
的としている。そしてそのため０本発明のインターツタ
条件制御方式は、ｉｌのチップ上に存在する才ｌの命令
レジスタと第２のチップ上に存在する牙２の命令レジス
タとがパイプライン構成の一部として構成され。
上記パイプライン構成においてインターツク条件が発生
した際に上記＋１の命令レジスタと上記第２の命令レジ
スタとに夫々ゲート信号を供給するよう構成されたパイ
プライン処理装置において。
した際に上記＋１の命令レジスタと上記第２の命令レジ
スタとに夫々ゲート信号を供給するよう構成されたパイ
プライン処理装置において。
上記２ｉの命令レジスタと上記第２の命令レジスタとの
間に正常時のパイプライン処理に直接には関与しないバ
ッファ・レジスタを間挿すると共に。
間に正常時のパイプライン処理に直接には関与しないバ
ッファ・レジスタを間挿すると共に。
上記第２の命令レジスタに対して上記第ｌの命令レジス
タからと上記バッファ・レジスタからとの夫々から転送
パスをもうけ、上記ゲート信号によって上記バッファ・
レジスタの入力端ゲートと上記第２の命令レジスタの入
力端ゲートとを直接制御して、上記第ｌの命令レジスタ
からの命令転送ルートを上記第２の命令レジスタに対す
るものかう上記バッフγ・レジスタに対するものに切替
えると共に、上記バッファ・レジスタに命令がセットさ
れたことにもとづいて上記２１の命令レジスタの入力端
ゲートを制御するよう構成したことを特徴としている。
タからと上記バッファ・レジスタからとの夫々から転送
パスをもうけ、上記ゲート信号によって上記バッファ・
レジスタの入力端ゲートと上記第２の命令レジスタの入
力端ゲートとを直接制御して、上記第ｌの命令レジスタ
からの命令転送ルートを上記第２の命令レジスタに対す
るものかう上記バッフγ・レジスタに対するものに切替
えると共に、上記バッファ・レジスタに命令がセットさ
れたことにもとづいて上記２１の命令レジスタの入力端
ゲートを制御するよう構成したことを特徴としている。
以下図面を参照しつつ説明する。
第１図は従来のインターツク条件制御方式の一例、牙２
図はその動作を説明するタイム・チャート、第３図はイ
ンターツタ条件ゲート信号の遅れにもとづ（問題を説明
する説明図、牙４図は本発明の一実施例構成、第５図は
第４図図示の構成の動作を説明するタイム・チャートを
示す。
図はその動作を説明するタイム・チャート、第３図はイ
ンターツタ条件ゲート信号の遅れにもとづ（問題を説明
する説明図、牙４図は本発明の一実施例構成、第５図は
第４図図示の構成の動作を説明するタイム・チャートを
示す。
第１図において、ｌ−１，１−２は夫々ＩＣチップ、２
−１．２−２は夫々命令レジスタであってパイプライン
構成の一部をＷ１１！ｉｔするもの、３はパイプライン
処理の他の一部を構成するパイプライン処理部、４−１
．４−２は夫々入力端ゲート−５−１，６−１，５−２
，６−２は夫々ＩＣチップ端子を表わしている。
−１．２−２は夫々命令レジスタであってパイプライン
構成の一部をＷ１１！ｉｔするもの、３はパイプライン
処理の他の一部を構成するパイプライン処理部、４−１
．４−２は夫々入力端ゲート−５−１，６−１，５−２
，６−２は夫々ＩＣチップ端子を表わしている。
通常の状態に勾いてゲー）４−１．４−２は夫々オン状
態にあり、命令はクロツタに同期して命令レジスタ２−
１．２−２と転送されてゆき、その間にパイプライン処
理が実行されてゆく。
態にあり、命令はクロツタに同期して命令レジスタ２−
１．２−２と転送されてゆき、その間にパイプライン処
理が実行されてゆく。
この状態においてインターツタ条件が発生すると１例え
ばパイプライン処理部３からのゲート信号によって図示
入力端ゲート４−１と４−２とを一斉にオフ状態にして
処理の同期性管保つようにし、かつインターツク条件が
解除された際においても、入力端ゲート４−１と４−２
とを一斉にオン状態にするようにする。この間のタイム
・チャートが第２図に示さｎており、ゲート信号によっ
て一斉に入力端ゲー）４−１と４−２とをオフまたはオ
ンすることによって、処理の同期性を保っている。
ばパイプライン処理部３からのゲート信号によって図示
入力端ゲート４−１と４−２とを一斉にオフ状態にして
処理の同期性管保つようにし、かつインターツク条件が
解除された際においても、入力端ゲート４−１と４−２
とを一斉にオン状態にするようにする。この間のタイム
・チャートが第２図に示さｎており、ゲート信号によっ
て一斉に入力端ゲー）４−１と４−２とをオフまたはオ
ンすることによって、処理の同期性を保っている。
しかし、上述の如く、偶えばＩＣチップにまたがって上
記ゲート信号を伝播させようとすると。
記ゲート信号を伝播させようとすると。
伝播時間のために例えば入力端ゲート４−１に対する制
御が遅延する危険性が生じる。該非所望な遅延が生じる
と、第３図図示のタイム・チャートの如く０例えば図示
に３いて＃２に対応する処理が消失してしまうこととな
る。
御が遅延する危険性が生じる。該非所望な遅延が生じる
と、第３図図示のタイム・チャートの如く０例えば図示
に３いて＃２に対応する処理が消失してしまうこととな
る。
第４図は本発明の一実施例構成を示し１図中の符号１，
２．３，４，５．６ は夫々第１図に対応しており、
７は本発明においてもうけられるバッファ・レジスタ、
８−１．８−２は夫々入力端ゲートを表わしている。
２．３，４，５．６ は夫々第１図に対応しており、
７は本発明においてもうけられるバッファ・レジスタ、
８−１．８−２は夫々入力端ゲートを表わしている。
通常の状態においては、ゲー）４−１．４−２゜８−１
が夫々オン状態に置かれ、ゲート８−２がオフ状態に置
かれている。この状態においては。
が夫々オン状態に置かれ、ゲート８−２がオフ状態に置
かれている。この状態においては。
バッファ・レジスタ７はパイプライン処理のルートから
は切り出されており、第１図図示の構成に関連して説明
したと同じ動作が行なわれている。
は切り出されており、第１図図示の構成に関連して説明
したと同じ動作が行なわれている。
この状態において、インターツタ条件が発生すると０例
えばパイプライン処理部３からのゲート信号によって、
入力端ゲー）４−２．８−１がオフされ、入力端ゲート
８−２がオンされる。
えばパイプライン処理部３からのゲート信号によって、
入力端ゲー）４−２．８−１がオフされ、入力端ゲート
８−２がオンされる。
この間の処理が第５図図示タイム・チャートに示されて
いる。即ち、インターツタ条件が発生すると、命令レジ
スタ２−１の内容（例えば＃２）はバッファ・レジスタ
７にセットされ、かつ命令レジスタ２−２の内容は元の
まま（例えば＃ｌ）に保たれる。このとき命令レジスタ
２−１には上位から命令（例えば＃３）が供給されてく
る。
いる。即ち、インターツタ条件が発生すると、命令レジ
スタ２−１の内容（例えば＃２）はバッファ・レジスタ
７にセットされ、かつ命令レジスタ２−２の内容は元の
まま（例えば＃ｌ）に保たれる。このとき命令レジスタ
２−１には上位から命令（例えば＃３）が供給されてく
る。
上記の如く、バッファ・レジスタ７に命令レジスタ２−
１の内ＩＩ（例えば＃２）がセットさｎたことにもとづ
いて、入力端ゲート４−１がオフさｎる。これによって
、命令レジスタ２−１の内容（例えば＃３）はそのまま
保持される。即ち、入力端ゲー）４−２．８−１．８−
２を制御するタイミングに対して入力端ゲート４−１を
制御するタイミングに第５図図示時間Ｔだけ余裕を与え
ることが可能となる。
１の内ＩＩ（例えば＃２）がセットさｎたことにもとづ
いて、入力端ゲート４−１がオフさｎる。これによって
、命令レジスタ２−１の内容（例えば＃３）はそのまま
保持される。即ち、入力端ゲー）４−２．８−１．８−
２を制御するタイミングに対して入力端ゲート４−１を
制御するタイミングに第５図図示時間Ｔだけ余裕を与え
ることが可能となる。
インターツク条件が解除ざｎた場合には、第５図図示の
如く、入力端ゲー）８−１！介してバッファ・レジスタ
７の内容（例えば＃２）が命令レジスタ２−２にセット
される０次いでｌサイクル遅ｎて、入力端ｌ−ト４−２
ｆ介して命令レジスタ２−１の内容（例えば＃３）が命
令レジスタ２−２にセットされ、このときバッファ・レ
ジスタ７の内容（例えば＃２）が転送さｎたことにもと
づいて、入力端ゲート４−１がオンされて、命令レジス
タ２−１には次の例えば＃４がセットされる。以下通常
のパイプライン処理に入ってゆく。
如く、入力端ゲー）８−１！介してバッファ・レジスタ
７の内容（例えば＃２）が命令レジスタ２−２にセット
される０次いでｌサイクル遅ｎて、入力端ｌ−ト４−２
ｆ介して命令レジスタ２−１の内容（例えば＃３）が命
令レジスタ２−２にセットされ、このときバッファ・レ
ジスタ７の内容（例えば＃２）が転送さｎたことにもと
づいて、入力端ゲート４−１がオンされて、命令レジス
タ２−１には次の例えば＃４がセットされる。以下通常
のパイプライン処理に入ってゆく。
以上説明した如く１本発明によれば、インタロツタ条件
ゲート信号の伝播に時間的余裕を与えることが可能とな
り、ＩＣチップにまたがる如き／＜イブライン構成を容
易に構成することが可能となる。
ゲート信号の伝播に時間的余裕を与えることが可能とな
り、ＩＣチップにまたがる如き／＜イブライン構成を容
易に構成することが可能となる。
なおレジスタ２−１でのデコードをチップｌ−２におい
ても使用する場合には、ノくツフ了・レジスタ７内にデ
コード出力をも合わせてセットしておくようにし、命令
と同様にゲートして使用するようにする。なおバッファ
・レジスタ７内にデコード出力をも合わせてセットする
代わりにノ２ツファ・レジスタ内にレジスタ２−１と同
様にデコーダをもうけてもよい。
ても使用する場合には、ノくツフ了・レジスタ７内にデ
コード出力をも合わせてセットしておくようにし、命令
と同様にゲートして使用するようにする。なおバッファ
・レジスタ７内にデコード出力をも合わせてセットする
代わりにノ２ツファ・レジスタ内にレジスタ２−１と同
様にデコーダをもうけてもよい。
第１図は従来のインターツク発生制御方式の一例。
５４Ｐ２図はその動作を説明するタイム・チャート。
第３図はインターツク条件ゲート信号の遅れにもとづく
問題を説明する説明図、第４図は本発明の一実施例構成
、第５図は第４図図示の構成の動作を説明するタイム・
チャートを示す。 間中、ｌはＩＣチップ、２は命令レジスタ、３はパイプ
ライン処理部、４．８は夫々入力端ゲー）、５．６は夫
々ＩＣチップ端子・ ７は′９ツ７７゛レジスタを表わ
す。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛 ＬＤｃ１ｃｉｔ−ｏｃＶ＋
問題を説明する説明図、第４図は本発明の一実施例構成
、第５図は第４図図示の構成の動作を説明するタイム・
チャートを示す。 間中、ｌはＩＣチップ、２は命令レジスタ、３はパイプ
ライン処理部、４．８は夫々入力端ゲー）、５．６は夫
々ＩＣチップ端子・ ７は′９ツ７７゛レジスタを表わ
す。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛 ＬＤｃ１ｃｉｔ−ｏｃＶ＋
Claims (1)
- 【特許請求の範囲】 ＋１のチップ上に存在する牙１の命令レジスタと第２の
チップ上に存在する牙２の命令レジスタとがパイプライ
ン構成の一部としてＪｌｌ！Ｒされ、上記パイプライン
構成においてインターツタ条件が発生した際に上記第ｌ
の命令レジスタと上記第２の命令レジスタとに夫々ゲー
ト信号を供給するよう構成されたパイプライン処理装置
において、上１＋１の命令レジスタと上記５？２の命令
レジスタとの間に正常時のパイプライン処理に直接には
関与しないバラフッ・レジスタを間挿すると共に。 上記第２の命令レジスタに対して上記５ｔ−１の命令レ
ジスタからと上記バラツマ・レジスタからとの夫橋から
転送バスを４うけ、上記ゲート信号によっテ上記バッフ
ァ・レジスタの入力端ゲートと上記＃２の命令レジスタ
の入力端ゲートとを直接制御して、上記オｌの命令レジ
スタからの命令転送ルートを上記第２の命令レジスタに
対するものから上記バラフッ・レジスタに対するものに
切替えると共に、上記バラフッ・レジスタに命令がセッ
トされたことにもとづいて上記＋１の命令レジスタの入
力端？−）を制御するよう構成したことを特徴とするイ
ンターツク条件制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9998381A JPS581248A (ja) | 1981-06-27 | 1981-06-27 | インタロツク条件制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9998381A JPS581248A (ja) | 1981-06-27 | 1981-06-27 | インタロツク条件制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS581248A true JPS581248A (ja) | 1983-01-06 |
Family
ID=14261890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9998381A Pending JPS581248A (ja) | 1981-06-27 | 1981-06-27 | インタロツク条件制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581248A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620096U (ja) * | 1992-02-25 | 1994-03-15 | 佐々木硝子株式会社 | 光る置物 |
| CN110955204A (zh) * | 2019-11-12 | 2020-04-03 | 铜陵有色金属集团股份有限公司 | 设备故障联锁系统及方法 |
-
1981
- 1981-06-27 JP JP9998381A patent/JPS581248A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620096U (ja) * | 1992-02-25 | 1994-03-15 | 佐々木硝子株式会社 | 光る置物 |
| CN110955204A (zh) * | 2019-11-12 | 2020-04-03 | 铜陵有色金属集团股份有限公司 | 设备故障联锁系统及方法 |
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