JPS6233398A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6233398A JPS6233398A JP60174603A JP17460385A JPS6233398A JP S6233398 A JPS6233398 A JP S6233398A JP 60174603 A JP60174603 A JP 60174603A JP 17460385 A JP17460385 A JP 17460385A JP S6233398 A JPS6233398 A JP S6233398A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体記憶装置に関し、特に、いわゆるペ
ージ書込が可能なＥＥＰＲＯＭに関する。
ージ書込が可能なＥＥＰＲＯＭに関する。
［従来の技術］
ＥＥＰＲＯＭは電気的にデータの書換えが可能なプログ
ラマブルＲＯＭであり、たとえばデータ「１」を書込む
場合は消去動作を行ない、データｒＯＪを−込む場合は
プログラム動作を行なう。
ラマブルＲＯＭであり、たとえばデータ「１」を書込む
場合は消去動作を行ない、データｒＯＪを−込む場合は
プログラム動作を行なう。
上記のようなＥ Ｅ Ｐ ＲＯＭは、データの書込時間
が長いので、単位メモリセルごとにデータを書込むと長
時間を要してしまう。そのため、ＥＥＰＲＯＭでは、ペ
ージ書込モードが採用されている。
が長いので、単位メモリセルごとにデータを書込むと長
時間を要してしまう。そのため、ＥＥＰＲＯＭでは、ペ
ージ書込モードが採用されている。
このページ書込モードは、数バイトにより構成される１
ペ一ジ分のデータをＥ Ｅ Ｐ ＲＯＭ内部のラッチ手
段に一時的にストアし、その後ストアされたデータをメ
モリセルアレイに一括的に書込むようなモードである。
ペ一ジ分のデータをＥ Ｅ Ｐ ＲＯＭ内部のラッチ手
段に一時的にストアし、その後ストアされたデータをメ
モリセルアレイに一括的に書込むようなモードである。
このページ書込モードによれば、書込時間を大幅に矧縮
することができるため、ＥＥＰＲＯＭのように書込時間
の長いデバイスには非常に有効である。
することができるため、ＥＥＰＲＯＭのように書込時間
の長いデバイスには非常に有効である。
第２図は、ページ書込可能なＥＥＰＲＯＭの概略構成を
示すブロック図である。図において、メモリセルアレイ
１は、複数個の単位メモリセルが行方向および列方向に
沿ってマトリクス状に配列された構成となっている。ロ
ウアドレスバ・ン７７♂は、外部（たとえばＣＰＵ）か
ら与えられるロウアドレスを一時的に記憶するためのも
のである。
示すブロック図である。図において、メモリセルアレイ
１は、複数個の単位メモリセルが行方向および列方向に
沿ってマトリクス状に配列された構成となっている。ロ
ウアドレスバ・ン７７♂は、外部（たとえばＣＰＵ）か
ら与えられるロウアドレスを一時的に記憶するためのも
のである。
このロウアドレスバッファ３の出力はロウデコーダ４に
与えられてデコードされた後メモリセルアレイ１に与え
られる。コラムアドレスバッファ５は外部からのコラム
アドレスを一時的に記憶するためのものである。コラム
アドレスバッファ５の出力はコラムデコーダ６に与えら
れてデコードされた後コラムラッチ７に与えられる。こ
のコラムラッチ７には、データ入力バッファ８が接続さ
れる。データ入力バッファ８は外部から与えられるデー
タ（メモリセルアレイ１に書込むべきデータ）を一時的
に記憶するためのものである。コラムラッチ７はデータ
人力バッファ８に記憶されたデータをコラムデコーダ６
によって指定されるバイトに一時的に記憶するためのも
のである。コラムラッチ７の出力はメモリセルアレイ１
に与えられる。
与えられてデコードされた後メモリセルアレイ１に与え
られる。コラムアドレスバッファ５は外部からのコラム
アドレスを一時的に記憶するためのものである。コラム
アドレスバッファ５の出力はコラムデコーダ６に与えら
れてデコードされた後コラムラッチ７に与えられる。こ
のコラムラッチ７には、データ入力バッファ８が接続さ
れる。データ入力バッファ８は外部から与えられるデー
タ（メモリセルアレイ１に書込むべきデータ）を一時的
に記憶するためのものである。コラムラッチ７はデータ
人力バッファ８に記憶されたデータをコラムデコーダ６
によって指定されるバイトに一時的に記憶するためのも
のである。コラムラッチ７の出力はメモリセルアレイ１
に与えられる。
コントロール回路９はＥＥＰＲＯＭに含まれる各回路の
動作を制御するためのものである。
動作を制御するためのものである。
第３図は第２図に示すＥＥＰＲＯＭの動作を説明するた
めのフローチャートである。以下、この第３図を参照し
て第２図に示すＥＥＰＲＯＭの動作を説明する。
めのフローチャートである。以下、この第３図を参照し
て第２図に示すＥＥＰＲＯＭの動作を説明する。
第３図において、点線で囲むＡの部分は外部書込サイク
ルすなわち外部からのデータを一時的に記憶する動作を
示しており、Ｂの部分は内部書込゛サイクルすなわちメ
モリセルアレイ１へ実際にデータを書込む動作を示して
いる。まず、外部書込サイクルＡについて、最初のステ
ップＳ１では、外部から図示しないロウアドレスピンに
入力されるロウアドレスをロウアドレスバッファ３に取
込み、このロウアドレスバッファ３の出力を受けてロウ
デコーダ４がメモリセルアレイ１の中の１ベージ２を選
択する。次に、ステップＳ２では、外部から図示しない
コラムアドレスピンに与えられるコラムアドレスをコラ
ムアドレスバッファ５に取込み、このコラムアドレスバ
ッファ５の出力を受けてコラムデコーダ６が成る１バイ
トを選択する。次に、ステップＳ３では、外部から図示
しないデータピンに与えられるデータをデータ人力バッ
ファ８に取込み、このデータ入力バッファ８の出力を前
記ステップＳ２で選択された１バイト。
ルすなわち外部からのデータを一時的に記憶する動作を
示しており、Ｂの部分は内部書込゛サイクルすなわちメ
モリセルアレイ１へ実際にデータを書込む動作を示して
いる。まず、外部書込サイクルＡについて、最初のステ
ップＳ１では、外部から図示しないロウアドレスピンに
入力されるロウアドレスをロウアドレスバッファ３に取
込み、このロウアドレスバッファ３の出力を受けてロウ
デコーダ４がメモリセルアレイ１の中の１ベージ２を選
択する。次に、ステップＳ２では、外部から図示しない
コラムアドレスピンに与えられるコラムアドレスをコラ
ムアドレスバッファ５に取込み、このコラムアドレスバ
ッファ５の出力を受けてコラムデコーダ６が成る１バイ
トを選択する。次に、ステップＳ３では、外部から図示
しないデータピンに与えられるデータをデータ人力バッ
ファ８に取込み、このデータ入力バッファ８の出力を前
記ステップＳ２で選択された１バイト。
コラムラッチ７に書込む。なお、実際のデバイスでは、
ステップＳｌ、８２．８３の動作は並列的に処理される
。また、ステップ＄２および＄３の動作を１サイクルと
して、外部書込サイクルが終了するまでこれらの動作を
繰返す。なお、選択された１ページのうち１バイトだけ
データを書込むのであれば、ステップ＄２およびＳ３の
動作は１サイクルだけでよい。以上の外部ｌ込すイクル
Ａが終了すると、内部書込サイクルＢへ移る。
ステップＳｌ、８２．８３の動作は並列的に処理される
。また、ステップ＄２および＄３の動作を１サイクルと
して、外部書込サイクルが終了するまでこれらの動作を
繰返す。なお、選択された１ページのうち１バイトだけ
データを書込むのであれば、ステップ＄２およびＳ３の
動作は１サイクルだけでよい。以上の外部ｌ込すイクル
Ａが終了すると、内部書込サイクルＢへ移る。
内部書込サイクルＢでは、ＥＥＰＲＯＭは外部から切離
された状態となる。まず、ステップＳ５では、前記ステ
ップＳ１において選択された１ベージの中で前記ステッ
プ＄２で選択されたバイトの全ビットを入力データの内
容によらず消去する（すなわちページ２にデーター「１
」を書込む）。
された状態となる。まず、ステップＳ５では、前記ステ
ップＳ１において選択された１ベージの中で前記ステッ
プ＄２で選択されたバイトの全ビットを入力データの内
容によらず消去する（すなわちページ２にデーター「１
」を書込む）。
次に、ステップＳ６では、外部書込サイクルＡにおいて
コラムラッチ７に書込まれたデータのうちｒＯＪのピッ
トに対してプログラムを行なう（すなわちベージ２の該
当のピットにデータ「０」を■込む）。このように、ど
のような入力データに対しても、まずベージ２の消去を
行ない、次にベージ２へのプログラムを行なう。なお、
これら一連の書込動作の制褌はコントロール回路９が行
なう。
コラムラッチ７に書込まれたデータのうちｒＯＪのピッ
トに対してプログラムを行なう（すなわちベージ２の該
当のピットにデータ「０」を■込む）。このように、ど
のような入力データに対しても、まずベージ２の消去を
行ない、次にベージ２へのプログラムを行なう。なお、
これら一連の書込動作の制褌はコントロール回路９が行
なう。
以上の動作により、外部ミ込サイクルで選択されたベー
ジ２の中の所定のコラムの全ビットに「１」ジしくは「
０」のデータが書込まれることになる。
ジ２の中の所定のコラムの全ビットに「１」ジしくは「
０」のデータが書込まれることになる。
［発明が解決しようとする問題点］
従来のＥＥＰＲＯへ４は以上のように構成されているた
め、たとえば、入力データかすべてニー０」のときでも
、内部書込サイクルＢでは選択されたバイトの全ピッｌ
〜に「１」を日込みく消去）、改めてその全ビットに「
０」を書込んでいた。しかしながら、ＥＥＰＲＯＭは、
書込に非常に時間がかかるため、その短縮化が望まれて
おり、上記のような場合の無意味な書込を避ける必要が
ある。
め、たとえば、入力データかすべてニー０」のときでも
、内部書込サイクルＢでは選択されたバイトの全ピッｌ
〜に「１」を日込みく消去）、改めてその全ビットに「
０」を書込んでいた。しかしながら、ＥＥＰＲＯＭは、
書込に非常に時間がかかるため、その短縮化が望まれて
おり、上記のような場合の無意味な書込を避ける必要が
ある。
この発明は上記のような問題点を解消するためになされ
たもので、無意味な書込を避け、１込時間の短縮化を図
れる半導体記憶装置を得ることを目的とづる。
たもので、無意味な書込を避け、１込時間の短縮化を図
れる半導体記憶装置を得ることを目的とづる。
１問題点を解決するための手段で
この発明にかかる半導体記憶装置は、論理状態検出手段
と、制御手段とを設け、所定単位のデータをメモリセル
アレイに復込む前にこの所定単位のデータの論理状態を
論理状態検出手段で検出するとともに、この検出の結果
、所定単位のデータの論理状態が特定の状態の場合は、
制御手段がメモリセルアレイへの消去動作および書込動
作のいずれか一方のみを行なうようにしたものである。
と、制御手段とを設け、所定単位のデータをメモリセル
アレイに復込む前にこの所定単位のデータの論理状態を
論理状態検出手段で検出するとともに、この検出の結果
、所定単位のデータの論理状態が特定の状態の場合は、
制御手段がメモリセルアレイへの消去動作および書込動
作のいずれか一方のみを行なうようにしたものである。
［作用］
この発明においては、メモリセルアレイに書込むべき所
定単位のデータの論理状態がすべてＯまたはすべて１の
場合は、制御手段がメモリセルアレイへの消去動作およ
びデータの書込動作のいずれか一方のみを行なうことに
より、従来の半導体記ｍ装置で行なわれていた無駄な動
作を省略するようにしている。
定単位のデータの論理状態がすべてＯまたはすべて１の
場合は、制御手段がメモリセルアレイへの消去動作およ
びデータの書込動作のいずれか一方のみを行なうことに
より、従来の半導体記ｍ装置で行なわれていた無駄な動
作を省略するようにしている。
［実漣例コ
以下、この発明の一実施例を説明するが、その前にこの
実蒲例の概略について説明する。以下に説明する実施例
は、内部書込サイクルにおいて、入力データがすべて「
１」の場合はメモリセルアレイの消去だけを行ない、入
力データがすべて゛「０」の場合はプログラム動作だけ
を行なうようにしたものである。これにより、入力デー
タの論理状態がすべて同じである場合は、１１１Ｊ！の
書込で内部書込サイクルを終了し、従来のＥＥＦＲＯＭ
で行なわれていた無駄な書込動作を省略するようにして
いる。
実蒲例の概略について説明する。以下に説明する実施例
は、内部書込サイクルにおいて、入力データがすべて「
１」の場合はメモリセルアレイの消去だけを行ない、入
力データがすべて゛「０」の場合はプログラム動作だけ
を行なうようにしたものである。これにより、入力デー
タの論理状態がすべて同じである場合は、１１１Ｊ！の
書込で内部書込サイクルを終了し、従来のＥＥＦＲＯＭ
で行なわれていた無駄な書込動作を省略するようにして
いる。
次に、この発明の一実施例の構成について説明する。Ｅ
ＥＰＲＯＭの基本的な回路ｈＩｔＩｉは第２図と同じで
あってよい。したがって、第２図も参照しつつこの発明
の一実施例を説明する。この発明の一実施例では、第２
図の構成に加えて第２図に示す論理状態検出手段が追加
される。この論理状態検出子〇は、入力データの論理状
態を検出するだめのものである。
ＥＰＲＯＭの基本的な回路ｈＩｔＩｉは第２図と同じで
あってよい。したがって、第２図も参照しつつこの発明
の一実施例を説明する。この発明の一実施例では、第２
図の構成に加えて第２図に示す論理状態検出手段が追加
される。この論理状態検出子〇は、入力データの論理状
態を検出するだめのものである。
第４図において、入力端子１０には、メモリセルアレイ
１に書込むべき入力データが並列Ｍａｉで与えられる。
１に書込むべき入力データが並列Ｍａｉで与えられる。
この入力データは、コラムラッチ７に与えられるととも
に、ＯＲグー１〜１１およびＮＡＮＤゲート１２に与え
られる。ＯＲゲート１１の出力はラッチ１３に与えられ
る。ＮＡＮＤゲート１２の出力はラッチ１４に与えられ
る。これらラッチ１３および１４には、セット信号入力
端子１５からセット信号が与えられる。このセット信号
は第２図のコントロール回路９によって発生されるもの
であり、入力端子１０にデータが入力される前にラッチ
１３および１４はセットされる。
に、ＯＲグー１〜１１およびＮＡＮＤゲート１２に与え
られる。ＯＲゲート１１の出力はラッチ１３に与えられ
る。ＮＡＮＤゲート１２の出力はラッチ１４に与えられ
る。これらラッチ１３および１４には、セット信号入力
端子１５からセット信号が与えられる。このセット信号
は第２図のコントロール回路９によって発生されるもの
であり、入力端子１０にデータが入力される前にラッチ
１３および１４はセットされる。
ラッチ１３の出力は出力端子１６に与えられる。
ラッチ１４の出力は出力端子１７に与えられる。
これら出力端子１６および１７はコントロール回路９に
接続される。
接続される。
次に、第４図の回路の動作−を説明する。入力端子１０
に入力されるデータに「１」が含まれておれば、ＯＲゲ
ート１１の出力はｒｌ−ＩＪになり、既にセット信号に
よりセットされた状態の７ ツｆ７３はＯＲゲート２４
の出力によりリセットされ、ラッチ１３の出力信号はｒ
ＬＪになる。また、入力端子１０に入力されるデータに
「０」が含まれておれば、ＮＡＮＤゲート１２の出力は
ｒＨＪになり、既にセット信号によりセットされた状態
のランチ１４はＮＡＮＤゲート１２の出力によりリセッ
トされ、ラッチ１４の出力信号はｒＬＪになる。すなわ
ち、入力データがすべてｒＯＪであればラッチ１３の出
力はｒＨＪとなり、ラッチ１４の出力はｒＬＪとなる。
に入力されるデータに「１」が含まれておれば、ＯＲゲ
ート１１の出力はｒｌ−ＩＪになり、既にセット信号に
よりセットされた状態の７ ツｆ７３はＯＲゲート２４
の出力によりリセットされ、ラッチ１３の出力信号はｒ
ＬＪになる。また、入力端子１０に入力されるデータに
「０」が含まれておれば、ＮＡＮＤゲート１２の出力は
ｒＨＪになり、既にセット信号によりセットされた状態
のランチ１４はＮＡＮＤゲート１２の出力によりリセッ
トされ、ラッチ１４の出力信号はｒＬＪになる。すなわ
ち、入力データがすべてｒＯＪであればラッチ１３の出
力はｒＨＪとなり、ラッチ１４の出力はｒＬＪとなる。
また、入力データがすべて「１Ｊであればラッチ１３の
出力はｒＬｌとなり、ラッチ１４の出力はｒＨＪとなる
。入力データにｒＩＪおよび「０」の両方が含まれてお
れば、ラッチ１３および１４の出力とも「Ｌ」となる。
出力はｒＬｌとなり、ラッチ１４の出力はｒＨＪとなる
。入力データにｒＩＪおよび「０」の両方が含まれてお
れば、ラッチ１３および１４の出力とも「Ｌ」となる。
したがって、出力端子１６および１７に導出され゛るラ
ッチ１３および１４の出力信号のレベル状態によって、
入力データの論理状態を知ることができる。フントロー
ル回路９はこのような第４図の論理状態検出手段の検出
結果に基づいて、内部書込サイクルの動作を制御する。
ッチ１３および１４の出力信号のレベル状態によって、
入力データの論理状態を知ることができる。フントロー
ル回路９はこのような第４図の論理状態検出手段の検出
結果に基づいて、内部書込サイクルの動作を制御する。
第１図はこの発明の一実旅例の動作を説明するためのフ
ローチャートである。以下、第１図を参照してこの発明
の一実施例の動作を説明する。
ローチャートである。以下、第１図を参照してこの発明
の一実施例の動作を説明する。
第１図において、外部書込サイクルＡは第３図に示す従
来例と同様である。内部書込サイクルＢ−においては、
まずステップＳ８では外部書込サイクルＡでコラムラッ
チ７に１込まれた１ペ一ジ分の入力データがすべて「１
」であるか否かを判定する。この判定は、第４図に示す
論理状態検出手段の出力に基づいて行なわれる。もし、
入力データがすべて「１」であれば、ステップＳ９に進
み、メモリセルアレイ１における選択された１ページの
中でデータを１込むべきバイトの全ピットを消去する。
来例と同様である。内部書込サイクルＢ−においては、
まずステップＳ８では外部書込サイクルＡでコラムラッ
チ７に１込まれた１ペ一ジ分の入力データがすべて「１
」であるか否かを判定する。この判定は、第４図に示す
論理状態検出手段の出力に基づいて行なわれる。もし、
入力データがすべて「１」であれば、ステップＳ９に進
み、メモリセルアレイ１における選択された１ページの
中でデータを１込むべきバイトの全ピットを消去する。
すなわち、当該全ビットに「１」を書込む。このステッ
プＳ９の動作は、第３図におけるステップＳ５の動作と
同様である。その後、ステップ８１４に進み、内部１込
ナイクルＢ−を終了する。
プＳ９の動作は、第３図におけるステップＳ５の動作と
同様である。その後、ステップ８１４に進み、内部１込
ナイクルＢ−を終了する。
一方、ステップＳ８の判定でｒＮＯＪであれば、ステッ
プＳ１０に進み、入力データがすべて「０」であるか否
かを判定する。この判定は、ステップＳ８の判定と同様
に、第４図の論理状態検出手段の検出結果に基づいて行
なわれる。もし、入力データがすべてｒＯＪであれば、
ステップ８１１に進み、メモリセルアレイ１における選
択された１ページの中でデータを書込むべきバイトの全
ピットをプログラムする。すなわら、当該全ピットにｒ
ＯＪを書込む。その後、ステップＳ”１４に進み内部書
込サイクル８−を終了する。
プＳ１０に進み、入力データがすべて「０」であるか否
かを判定する。この判定は、ステップＳ８の判定と同様
に、第４図の論理状態検出手段の検出結果に基づいて行
なわれる。もし、入力データがすべてｒＯＪであれば、
ステップ８１１に進み、メモリセルアレイ１における選
択された１ページの中でデータを書込むべきバイトの全
ピットをプログラムする。すなわら、当該全ピットにｒ
ＯＪを書込む。その後、ステップＳ”１４に進み内部書
込サイクル８−を終了する。
一方、ステップＳ１０の判定でｒＮＯＪであれば、第３
図の従来例と同様の動作が行なわれる。
図の従来例と同様の動作が行なわれる。
すなわち、まずステップ８１２において、メモリセルア
レイ１における選択された１ページの中でデータを書込
むべきバイトの全ピットを消去する。
レイ１における選択された１ページの中でデータを書込
むべきバイトの全ピットを消去する。
そして、ステップ８１３に進み、メモリセルアレイ１へ
書込むデータがｒＯＪのピットをプログラムする。その
後、ステップ８１４に進み内部書込サイクルＢ−を終了
する。
書込むデータがｒＯＪのピットをプログラムする。その
後、ステップ８１４に進み内部書込サイクルＢ−を終了
する。
上記のごとく、この実施例では、入力データがすべてＥ
ｌ」の場合はメモリセルアレイ１の消去ｖＪ作のみを行
ない、入力データがずべてｒＯＪの場合はメモリセルア
レイ１のプログラム動作のみを行なう。これによって、
無意味な書込動作を省略することができ、書込時間のｙ
！ＪＩＩｉｌ化を図ることができる。すなわち、従来例
では入力データの内容にかかわらすステップＳ５および
Ｓ６の２つの動ｆｆｆが行なわれていたが、この実Ｍ例
では入力データがすべて「１」かすべて「０」の場合は
、ステップＳ９の動作かステップ８１１の動作かのいず
れか１つのステップを行なえばよく、ｌ込動作の短縮化
を図ることができるのである。
ｌ」の場合はメモリセルアレイ１の消去ｖＪ作のみを行
ない、入力データがずべてｒＯＪの場合はメモリセルア
レイ１のプログラム動作のみを行なう。これによって、
無意味な書込動作を省略することができ、書込時間のｙ
！ＪＩＩｉｌ化を図ることができる。すなわち、従来例
では入力データの内容にかかわらすステップＳ５および
Ｓ６の２つの動ｆｆｆが行なわれていたが、この実Ｍ例
では入力データがすべて「１」かすべて「０」の場合は
、ステップＳ９の動作かステップ８１１の動作かのいず
れか１つのステップを行なえばよく、ｌ込動作の短縮化
を図ることができるのである。
［発明の効果１
以上のように、この発明によれば、入力データが特定の
倫理状態の場合については、内部書込動作が１回で終了
するｔ：め、書込時間を短縮でき、またメモリセルの自
換え可能回数を増加できる効果がある。
倫理状態の場合については、内部書込動作が１回で終了
するｔ：め、書込時間を短縮でき、またメモリセルの自
換え可能回数を増加できる効果がある。
第１図はこの発明の一実施例の動作を説明するだめのフ
ローチャートである。第２図は従来のＥＥＦＲＯＭの概
略構成を示すブロック図である。 第３図は第２図に示す従来回路の動作を説明するための
フローチャートである。第４図はこの発明の一実施例に
設けられる論理状態検出手段の一例を示す回路図である
。 図において、１はメモリセルアレイ、３はロウアドレス
バッフ？、４はロウデコーダ、５はコラムアドレスバッ
フ？、６はコラムデコーダ、７はコラムラッチ、８はデ
ータ人力バッファ、９はコントロール回路、１０は入力
端子、１１はＯＲゲート、１２はＮＡＮＤゲート、１３
および１４はラッチ、１５はセット信号入力端子、１６
および１７は出力端子を示す。 代理人 大 岩 増 雄 心２図 ３ ４ ／ γ−一一
、−ノ
ローチャートである。第２図は従来のＥＥＦＲＯＭの概
略構成を示すブロック図である。 第３図は第２図に示す従来回路の動作を説明するための
フローチャートである。第４図はこの発明の一実施例に
設けられる論理状態検出手段の一例を示す回路図である
。 図において、１はメモリセルアレイ、３はロウアドレス
バッフ？、４はロウデコーダ、５はコラムアドレスバッ
フ？、６はコラムデコーダ、７はコラムラッチ、８はデ
ータ人力バッファ、９はコントロール回路、１０は入力
端子、１１はＯＲゲート、１２はＮＡＮＤゲート、１３
および１４はラッチ、１５はセット信号入力端子、１６
および１７は出力端子を示す。 代理人 大 岩 増 雄 心２図 ３ ４ ／ γ−一一
、−ノ
Claims (4)
- （１）電気的にデータの書換えが可能な不揮発性のメモ
リセルアレイを有し、かつ外部から入力された所定単位
のデータを当該メモリセルアレイに一括的に書込可能な
半導体記憶装置であつて、前記所定単位のデータを前記
メモリセルアレイに書込む前に、当該所定単位のデータ
の論理状態を検出する論理状態検出手段、および 前記論理状態検出手段の検出結果に応答して、前記所定
単位のデータがすべて論理０を含む場合またはすべて論
理１を含む場合は、当該所定単位のデータを書込むべき
前記メモリセルアレイの領域の消去動作および当該領域
へのデータの書込動作のいずれか一方のみを行なう制御
手段を備える、半導体記憶装置。 - （２）前記所定単位のデータは並列的に入力され、 前記論理状態検出手段は、前記並列的に入力された所定
単位のデータがすべて論理１を含むかまたはすべて論理
０を含むかを判定する論理ゲートを含む、特許請求の範
囲第１項記載の半導体記憶装置。 - （３）前記論理ゲートは、前記並列的に入力される所定
単位のデータを受けるＮＡＮＤゲートとＯＲゲートとを
含む、特許請求の範囲第２項記載の半導体記憶装置。 - （４）前記論理状態検出手段は、さらに 前記ＮＡＮＤゲートの出力に応答して状態の反転する第
１のラッチ手段と、 前記ＯＲゲートの出力に応答して状態の反転する第２の
ラッチ手段とを含む、特許請求の範囲第３項記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174603A JPS6233398A (ja) | 1985-08-06 | 1985-08-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174603A JPS6233398A (ja) | 1985-08-06 | 1985-08-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6233398A true JPS6233398A (ja) | 1987-02-13 |
Family
ID=15981460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60174603A Pending JPS6233398A (ja) | 1985-08-06 | 1985-08-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6233398A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0349099A (ja) * | 1989-04-27 | 1991-03-01 | Nec Corp | プログラマブルリードオンリーメモリ |
| JP2011070768A (ja) * | 2011-01-12 | 2011-04-07 | Renesas Electronics Corp | 不揮発性半導体記憶装置の書込方法 |
| US11289159B2 (en) | 2017-06-23 | 2022-03-29 | Huawei Technologies Co., Ltd. | Memory device and method for writing data |
-
1985
- 1985-08-06 JP JP60174603A patent/JPS6233398A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0349099A (ja) * | 1989-04-27 | 1991-03-01 | Nec Corp | プログラマブルリードオンリーメモリ |
| JP2011070768A (ja) * | 2011-01-12 | 2011-04-07 | Renesas Electronics Corp | 不揮発性半導体記憶装置の書込方法 |
| US11289159B2 (en) | 2017-06-23 | 2022-03-29 | Huawei Technologies Co., Ltd. | Memory device and method for writing data |
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