JPS623339A - 中央処理装置の高速化方式に於ける命令先取り方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、情報処理装置の中央処理装置に於ける高速化
方式に関し、特に、分岐命令冥行時の命　　゛、９゛ 全先取り方式に関する。　　　　　　　　　　　　　　
゛；従来の技術　　　　　　　　　　　　　　　　　　
　□従来、この樵の命令先取り方式は、分岐命令の　　
゛、′ ＧＯ＠あるいｑＮＯ−ＧＯ側アドレスに固定して予測　
　　５し命令先取力を笑施していたために、予測が失敗
した場合に、改めて命令を主記憶装置から読出す　　“
□゛ｌ、必要があった。　　　　　　　　　　　　　　
　　　　　、。

発明が解決しようとする問題点 上述した従来の分岐命令実行時の命令先取り方　　　；
、） 式は、ＧＯ＠あるいはＮＯ−ＧＯ側アドレスに固定し　
　・二、′て行なうためにその予測に失敗した場合には
、改　　　、１・ｒ めて主記憶装置から命令を読出す必要があり、そ　　ゾ
、；、′ の結果、命令先取９機能の効果が半減し、中央処　　、
テ理装置の高速化が計れないという欠点がある。　　　
　１、本発明は従来の上記事情に鑑みてなされたもの　
　１、：でめ力、従って本発明の目的は、従来の技術に
内　　；在する上記欠点を解消することにある。　　　
　　　　ＩＣ１門 問題点を解決するための手段　　　　　　　　　　、・
上記目的を達成する為に、本発明に係る分岐命　　゛令
実行時の命令先取力方式は、分岐命令のＧＯ側アドレス
を保持する第１のアドレスレジスタと、Ｎｏ−ＧＯ側ア
ドレスを保持する第２のアドレスレジスタと、前記ＧＯ
側おるいけＮｏ−ＧＯ＠アドレスを保持する前記第１あ
るいは第２のアドレスレジスタを選択する制御部と、選
択されたアドレスを保持する第３のアドレスレジスタと
、命令先取力のためのアドレスを保持する第４のアドレ
スレジスタと、前記第３のアドレスレジスタの内容と前
記第４のアドレスレジスタの内容とを比較する比較器と
を有して構成される。

実施例 次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。

第１図は本発明の一実施例を示すブロック構成図である
。図において、本発明の一実施例は、分岐命令のＮｏ−
ＧＯ１＋１アドレスを保持するアドレスレジスタ１１と
、ＧＯ９Ａアドレスを保持するアドレスレジスタ１２と
、制御部３１と、アドレスレジスタ１１とアドレスレジ
スタ１２のいずれかの内容を保持するアドレスレジスタ
１３と、アドレスレジスタ１４と、比較器２１とから成
る。

中央処理装置ｉ１（図示せず）が命令を実行中に分岐命
令を読取った時に、その分岐命令の００９１Ｉｌアドレ
スはアドレスレジスタ１２へ、又Ｎ０−ＧＯ側、即ち分
岐命令が格納されているアドレスの次のアドレスはアド
レスレジスタ１１へ格納、保持される。

その時、制御部３１の出力を１１″に設定する。制御部
３１の出力が＠ｌ”の時にアドレスレジスタ１３にはア
ドレスレジスタ１２の内容が移送されて格納される。ア
ドレスレジスタ１３の内容は、アドレスレジスタ１４の
保持している命令先取りのためのアドレスと比較器２１
に依って比較され、比較器２１は、一致する場合には１
１″を、不一致の場合には′０”をそれぞれ出力する。

今、中央処理装置が命令を火打しはじめて始めての分岐
命令の時に、アドレスレジスタ１４の内容は不定であり
、この場合、比較器２１の出力は０″となってその出力
は制御部３１へ送らｆ１制御部３１は現在の状態と逆の
状態を出力する。即ち、現在が１１″の状態であｉば′
″０”を出力する。制御部３１の出力が０″の時、アド
レスレジスタ１３にはアドレスレジスタ１１の内容が移
送されて格納される。

前述と同様に比較器２１に依ってアドレスレジスタ１３
とアドレスレジスタ１４の内容が比較され、比較器２１
け′０″を出力し、該出力は制御部３１の出力を反転さ
せて制御部３１ケ″′１″を出力する。即ち、制御部３
１の出力は、”１”→”０″→゛ｌ”の状護変化をした
ことに成り、この場合、命令先取りアドレスを保持する
アドレスレジスタ１４へはアドレスレジスタ１２の内容
が移送され、格納される。中央処理装置はアドレスレジ
スタ１４の保持するアドレスで命令先取りを開始する。

そして分岐命令の実行時に、ＧＯ＠０であ九ばこの予測
は成巧し、Ｎｏ−ＧＯ倶ｊでおれば失敗したことになり
、この場合にはＮｏ　−ＧＯ側アドレスをアドレスレジ
スタ１４に＃５絶して改めて命令の読取りを実行する。

次に、順次命令を実行中に分岐命令を読取った場合には
、分岐命令のＮｏ−ＧＯ側“アドレス、ＧＯ側アドレス
をそれぞれアドレスレジスタｌｌ、アドレスレジスタ１
２に格納し、制御部３１の出力に依るアドレスレジスタ
１１．アドレスレジスタ１２のいずｎかの内容を保持す
るアドレスレジスタ１３の内容と先に命令先取りを行な
ったアドレスを格納するアドレスレジスタ１４の内容と
を比較器２１にて比較を行ない直前に実行した分岐命令
と同一の分岐命令であれば、比較器２１の出力は＠ｌ”
と成り、アドレスレジスタ１４の内容にて命令先取りを
行なえば常に成功し、改めて命令の読取りは行なわなく
て良い。

伺、分岐命令は条件分岐命令であることは言うまでもな
い。

発明の詳細 な説明したように、本発明によれば、分岐命令のＧＯ側
アドレス、Ｎｏ−ＧＯ側アドレスと直前に実行した分岐
命令の時に用いた命令先取力のためのアドレスとを比較
することに依って、２回目以降の命令先取りは常に成功
することにより中央処理装置の高速化を酎ｎる効果が得
ら几る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図である
。 １１〜１４・−・アドレスレジスタ、２１ｅ・・比較器
、３１・・・制御部 特許出願人　　　日本電気株式会社 代　理　人　　　弁理士　熊谷雄太部 第１図

Claims (1)

【特許請求の範囲】
1. 分岐命令のＧＯ側アドレスを保持する第１のアドレスレ
   ジスタと、分岐命令のＮＯ−ＧＯ側アドレスを保持する
   第２のアドレスレジスタと、ＧＯ側あるいはＮＯ−ＧＯ
   側アドレスを保持する前記第１あるいは第２のアドレス
   レジスタを選択する制御部と、選択されたアドレスを保
   持する第３のアドレスレジスタと、命令先取力のための
   アドレスを保持する第４のアドレスレジスタと、前記第
   ３のアドレスレジスタの内容と前記第４のアドレスレジ
   スタの内容とを比較する比較器とを有することを特徴と
   する中央処理装置の高速化方式に於ける命令先取り方式
   。