JPS6315677B2

JPS6315677B2 -

Info

Publication number: JPS6315677B2
Application number: JP62040249A
Authority: JP
Inventors: Hiroo Masuda; Katsuhiro Shimohigashi
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-02-25
Filing date: 1987-02-25
Publication date: 1988-04-05
Also published as: JPS62222493A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、高速化に適した半導体メモリ、とく
に、Ｎチヤンネル電界効果型トランジスタとＰチ
ヤンネル電界効果型トランジスタとを有する相補
型の半導体メモリに関する。

〔従来の技術〕

近年、１つのＮチヤンネル金属酸化物型電界効
果型トランジスタ（以下、NMOSと略す）と、
キヤパシタからなるメモリセルを用いるダイナミ
ツク型のメモリが実用化されているが、この種の
メモリにあつては、メモリセルからデータ線上に
情報を読出す時間が大きいという問題があつた。

すなわち、メモリセルが選択されると、キヤパ
シタンスの端子電圧が、データ線の電圧の影響を
うけて増大するため、メモリセル内のNMOSに
ついて、このキヤパシタンスの端子に接続された
ソースと、ワード線に接続されたゲート間の電圧
が、ワード線電圧が上昇しても急激に上昇しな
い。従つて、NMOSのコンダクタンスは余り増
大しないため、メモリセル内の情報がデータ線上
に完全に読出されるに要する時間が大きい。従つ
て、その後につづく検出用アンプの動作開始タイ
ミングを遅らせねばならなくなるため、メモリセ
ルの情報を、外部において利用するまでに時間を
要する。

この問題はＰチヤンネル型のMOS（以下PMOS
と略す）についても同様である。

〔発明の目的〕

本発明は、従来のこの問題を解決した、高速の
半導体メモリを提供することを目的とする。

このために、本発明では、メモリセルの情報を
読み出すときに、メモリセル内のNMOS又は
PMOSの電極領域のうち、データ線に接続され
た電極領域がソースとして動作させるようにした
ものである。

〔発明の実施例〕

以下、実施例に基づき、本発明を説明する。

第１図は本発明の第１の実施例を示す。

第１図のメモリにおいて、一対のデータ線D₀，
D₀はプリアンプPAに接続され、データ線D₀に交
叉して64本のメモリセル選択用のワード線W₀〜
W₆₃、ダミーセル選択用のワード線W_Dとが設け
られ、データ線₀に交叉して64本のメモリセル
選択用のワード線₀〜₆₃、ダミーセル選択用
のワード線_Dとが設けられている。これらのワ
ード線W₀〜W₆₃，₀〜₆₃とデータ線D₀，₀と
の交点にメモリセルMCが設けられ、ダミーセル
用ワード線W_D，_Dとデータ線D₀，₀との交点
にダミーセルDMCが設けられている。メモリセ
ルMCはPMOSQ₄と、このPMOSQ₄のドレイン
に接続されたキヤパシタンスC₄からなる。
PMOSQ₄のゲートはワード線に接続され、ソー
スはデータ線に接続されている。一方、ダミーセ
ルDMCは、PMOSQ₆と、このPMOSのドレイン
に接続されたキヤパシタンスC₆と、このキヤパ
シタンスの電位を初期設定するPMOSQ₈よりな
る。

本発明の実施例で用いるNMOS，PMOSはす
べて、エンハンス型である。第１図のメモリに
は、例えば64対のデータ線が設けられているが、
データ線対D₀，₀以外は簡単化のために図示さ
れていない。各データ線は、PMOSQ₁₄，₁₄を
介してコモンデータ線D_C，_Cに接続されている。
メモリセルの選択時には、デコーダ２０は、線２
２から入力される14個のアドレス信号a₀，a₁，…
…a₆，₀，₁，……₆に応答して、ワード線のド
ライバ１０により、選択すべきメモリセルの接続
されたワード線、たとえばワード線W₀を選択的
に起動するとともに、この選択すべきメモリセル
が接続されているデータ線、たとえば、D₀と対
をなすデータ線、たとえば、₀に交叉するダミ
ーセル用ワード線_Dを選択的に駆動する。ここ
で、アドレス信号₀，₁，……₆はそれぞれアド
レス信号a₀，a₁，……a₆の補の信号である。

第２図は、このデコーダ２０と、ワード線W₀，
W₁を駆動するためのドライバ１０₀₁と、ダミー
セル用ワード線_Dを駆動するためドライバ１０_D
とを示したものである。図では、デコーダ２０の
うち、一対のワード線W₀，W₁を選択するための
部分デコーダ２０Ａと、ダミーワード線_Dを選
択するための部分デコーダ２０Ｂと、部分デコー
ダ２０Ａで選択された一対のワード線の内の一方
をさらに選択するための部分デコーダ２０Ｃのみ
を示してある。他のメモリセル用のワード線に対
する部分デコーダおよびダミーセル用のワード線
W_Dに対する部分デコーダは簡単化のために図示
されていない。本実施例では、メモリセル用のワ
ード線W₀〜W₆₃，₀〜₆₃のための部分デコー
ダは、隣接する２つのワード線に共通に設けられ
ている。その構成は、図示された部分デコーダ２
０Ａと同一であり、入力されるアドレス信号のみ
が異なる。

すなわち、各部分デコーダは、６個のアドレス
信号がそれぞれ入力される６個のNMOSQ₂₄〜
Q₂₉を有する。入力されるアドレス信号は、a₁又
は₁，a₂又は₂，……a₆又は₆の６個であり、こ
れらがすべて低レベルのときに、この部分デコー
ダに接続された２つのワード線が選択されるよう
に構成されている。たとえば、ワード線W₀，W₁
を選択するための部分デコーダ２０Ａでは、図示
するように、アドレス信号a₁，a₂，……a₆が入力
される。一方、例えば、ワード線W₂，W₃（図示
せず）を選択するための部分デコーダ（図示せ
ず）には、₁，a₂，……a₆というように、a₁の補
の信号₁が入力される。

各部分デコーダによつて一対のワード線がまず
選ばれ、選ばれた１対のワード線の内の一方がさ
らに、部分デコーダ２０Ｃ内のNMOSQ₂₀，₂₀
の出力線１２Ａ，１２Ｂによつて選ばれる。こう
して、選ぶべき１つのワード線が駆動される。こ
のために、線１２Ａ，１２Ｂは、メモリセル用の
複数のドライバに、接続されている。

部分デコーダ２０Ｂは、アドレス信号a₆が低レ
ベルのときに、ダミーセル用ワード線_Dを選択
するように、アドレス信号a₆のみが入力されるた
めのNMOSQ₃₂を有する。同様に、ワード線W_D
を選択するための部分デコーダ（図示せず）は、
アドレス信号₆が低レベルのときに、ダミーセル
用ワード線W_Dを選択するように構成される。

また、ドライバ１０₀₁は、ワード線W₀，W₁に
それぞれ接続されたラツチ回路３０、 NMOSQ₄₈，Q₅₄と、これらのNMOSに共通に
接続されたNMOSQ₄₆と PMOSQ₄₄とからなる。NMOSQ₄₈，Q₅₄は、線
１２Ａ，１２Ｂの電圧により制御される。他のワ
ード線W₃〜W₆₃，₀〜₆₃もラツチ回路３０、
NMOSQ₄₆，Q₄₈，Q₅₄，PMOSQ₄₄を有する。ド
ライバ１０_Dは、NMOSQ₄₈，Q₅₄を有しない点
で、ドライバ１０₀₁と異なるのみである。ドライ
バ１０_Dについても全く同じである。

以下、第３図のタイムチヤートを参照しながら
第１図，第２図の回路の動作を説明する。

まず、第３図ａに示す高レベルのプリチヤージ
信号φ_Pにより、NMOSQ₂，₂，Q₃，₃はそれぞ
れ、データ線D₀，₀、コモンデータ線D_C，_Cを
ドレインに印加された電源電圧Vcc（５ボルト）
にプリチヤージする。このため、信号φ_Pの高レ
ベルは、電圧Vccよりも、NMOSQ₂，₂，Q₃，
Q₃のしきい値電圧分だけ高い電圧に選ばれる。
また、プリチヤージ信号φ_Pは、各ワード線に接
続されたラツチ回路３０のNMOSQ₅₃をオンと
し、 PMOSQ₅₀のゲートおよびPMOSQ₅₂のドレイ
ンを０ボルトにする。この結果、 PMOSQ₅₀はオンとなり、Q₅₂はオフとなる。
この結果、各ワード線は、電圧Vccにプリチヤー
ジされ、その電位にラツチされる。一方、信号
φ_Pの反転信号_Pは、ダミーセルプリチヤージ線
DPL，を介してダミーセルDMC内の
PMOSQ₈をオンとし、キヤパシタンスC₆に低電
圧をストアさせる。

さらに、信号φ_Pは、デコーダ２０（２０Ａ，
Ｂ）内のNMOSQ₂₂をオンさせ、線１２Ｃ，１２
Ｄを電圧Vccにプリチヤージし、ワード線駆動用
トランジスタQ₄₆のゲートをそれぞれ、電圧Vcc
にプリチヤージし、これらのNMOSをオン状態
に保つ。さらに、信号φ_Pは、ドライバ１０₀₁内の
NMOSQ₄₀，Q₄₂をオンさせ、線１２Ａ，１２Ｂ
を介して、NMOSQ₄₈，Q₅₄をオンとさせる。こ
うして、すべてのワード線に接続された
NMOSQ₄₆，Q₄₈，Q₅₄はすべてオンとなる。この
とき、第３図ｃに示すように、信号φ_Pが高レベ
ルにあるとき、ワード線駆動信号_Xは高レベル
にある。従つて、このプリチヤージ状態において
は、すべてのワード線は、電圧Vccに保持され
る。この後、信号φ_P，_Pはそれぞれ低レベル，
高レベルに変化させられる。こうしてプリチヤー
ジが終了する。

その後、第３図ｂに示すごとくデコーダ２０に
アドレス信号が入力される。今、このアドレス信
号がワード線W₀を選択するための信号とすると、
信号a₀〜a₆がすべて低レベルにあり、アドレス信
号₀〜₆がすべて高レベルにある。従つて、ワー
ド線W₀に対する部分デコーダ２０Ａ内の
NMOSQ₂₄〜Q₂₈，Q₂₉はすべてオフのままであ
る。従つて、部分デコーダ２０Ａの出力線１２Ｃ
は高レベルに保たれ、ワード線W₀，W₁に接続さ
れたQ₄₆はオンに保持される。同じように、部分
デコーダ２０Ｂの出力線１２Ｄも高レベルに保持
され、ドライバ１０_D内のNMOSQ₄₆もオンに保
持される。他のワード線に接続された部分デコー
ダでは、そこに入力されるアドレス信号の内、少
くとも１つは、高レベルのものがあるので、この
部分デコーダは、そのワード線に接続された
NMOSQ₄₆をオフとする低レベルの信号を出力す
る。こうして、ワード線W₀，W₁，_D以外のワ
ード線には、信号_Xが印加されなくなる。これ
らのワード線は、ラツチ回路３０により電圧Vcc
に維持される。

一方、部分デコーダ２０Ｃ内のNMOSQ₂₀，
Q₂₀はそれぞれ低レベル，高レベルのアドレス信
号a₀，₀に応答し、オフ，オン状態になり、線１
２Ａを高レベルに保持するが、線１２Ｂは
NMOS₂₀を介して低レベルに放電する。この結
果、すべてのドライバ内のNMOSQ₄₈はオンのま
まであるが、すべてのドライバ内のNMOSQ₅₄は
オフとなる。こうして、ワード線W₁にも信号_X
がこれ以上印加されなくなる。

以上の説明から、明らかなとおり、部分デコー
ダ２０Ａの出力は、そのデコーダに対応するワー
ド線が選択されたときのみ、高レベルを維持し、
選択されないときには、高レベルより低レベルに
変化する。

かくして、選択されたワード線W₀と、ダミー
ワード線_Dのみが、信号_Xに接続され続けるこ
とになる。

その後、信号_Xを第３図ｃに示すように、低
レベルにシフトすると、選択されたワード線W₀
の電圧φ_W0は、第３図ｄに示すように、ドライバ
１０₀₁内のNMOSQ₄₆，Q₄₈を介して急速に低レ
ベルに放電する。選択されたダミーワード線_D
の電圧φ_WDもドライバ１０_D内のNMOSQ₄₆，Q₄₈
を介して低レベルに放電する。

この放電時に、NMOSQ₄₆，Q₄₈のソース電極
とゲート電圧の差は、放電中減少しない。従つ
て、放電が高速に行なわれる。

このとき、線１４と線１２ｃは、容量的に結合
しているため、信号_Xが高レベルから低レベル
にシフトしたとき、部分デコーダ２０Ａの出力線
１２Ｃの電圧はVccより低下するおそれがある。
この低下を防止するのがPMOSQ₄₄である。すな
わち、選択されないワード線に対するPMOSQ₄₄
は、オフのままであるが、選択されたワード線
W₀，_Dに対するPMOSQ₄₄は、φ_W0，φ_WDが低レ
ベルとなるとオンになり、線１２Ｃ，１２Ｄを
Vccに保持し続ける。線１２Ａ，１２Ｂも_Xのレ
ベル低下時に、容量結果によりレベル低下を引き
起すが、この低下量は、線１２Ａ，１２Ｂの容量
が大きいため、小さいのでQ₄₄に対するPMOSは
設けられていない。

このワード線W₀，_D放電の結果、φ_W0，φ_WD
が、それぞれ、Vcc―｜V_TH（Q₄）｜，Vcc―｜V_TH
（Q₆）｜以下になつたとき、メモリセルMC内の
PMOSQ₄、ダミーセルDMC内のPMOSQ₆は、オ
ン状態になる。ここで、V_TH（Q₄），V_TH（Q₆）はそ
れぞれ、PMOSQ₄，Q₆のしきい値である。以下
も同じようにNMOS又はPMOSのしきい値を示
す。メモリセルMC内のQ₄がオンとなつた結果、
データ線D₀の電位は、メモリセルMC内のキヤパ
シタンスC₄のそれまでの端子間電圧に応じた値
だけ低下する。この端子間電圧は、メモリセル
MCに記憶すべき情報が“１”か“０”かに応じ
て、Vcc又は低レベルとなるように設定されてい
る。従つて、第３図ｅに示すように、メモリセル
MCから“１”が読出されたとき、データ線D₀の
電位は、ほとんどVccのままであるが、メモリセ
ルMCから“０”が読出されたときは、データ線
の電位は、Vccより幾分低い値となる。一方、ダ
ミーセルDMC内のキヤパシタンスには、プリチ
ヤージ時に０ボルトが記憶されているので、この
ダミーセルが読出されたときには、データ線₀
の電位はVccより幾分低い値をとる。このデータ
線D₀の電位は、データ線₀が取りうる２つの値
の中間に位置するように、キヤパシタンスC₆は
キヤパシタンスC₄の約半分の容量を有するよう
に構成される。キヤパシタンスC₄，C₆の容量は、
データ線D₀，₀の容量の数10分の１又は数百分
の１に選ばれているので、データ線D₀，₀の電
圧がVccより変化したとしても数十ないし数百ミ
リボルトの小さい値だけである。従つて、データ
線D₀，₀の電圧はほぼ5Vのままと考えることが
できる。

この間、信号φ_W0が０ボルトに向つて放電しつ
づけたとき、ワード線W₀に接続されたPMOSQ₄
のゲートと、データ線D₀に接続されたソースと
の電位は、さらに増大し、PMOSQ₄のコンダク
タンスが増大し、PMOSQ₄の導通度は、ワード
線電圧φ_W0が減少するにつれてよくなる。従つ
て、上述したような、メモリセルMC内の情報
の、データ線D₀への読出しが高速に行なわれる
ことになる。ダミーセルDMC内の情報の、デー
タ線₀への読出しも、同様に高速に行なわれる。

かくて、データ線D₀，₀の、メモリセル，ダ
ミーセル読み出しに伴なう電圧変化が高速に行な
われる。このデータ線D₀，₀の電位は
NMOSQ₁₀，₁₀，PMOSQ₁₀′，₁₀′からなるフリ
ツププロツプ型プリアンプPAにより差動増巾さ
れる。すなわち、第３図ｆに示すように、信号φ_S
が低レベルから、高レベルVccに上昇し、
NMOSQ₁₂をオンさせ、プリアンプPAを能動状
態にする。この結果、データ線D₀，₀の電圧の
大小により、NMOSQ₁₀，₁₀の組およびPMOS
Q₁₀′，Q₁₀′の組のいずれか一方がオン、他方がオ
フとなる。たとえば、第３図ｅに示すように、デ
ータ線D₀の電圧がデータ線₀の電圧より大きい
ときには、NMOSQ₁₀，PMOS₁₀′はオフにな
り、₁₀，Q₁₀′がオン状態になる。この結果、デ
ータ線₀の電圧は、第３図ｅに示すように、急
速に０ボルトに向つて放電する。データ線D₀の
電圧は変化しない。その後、読出すべきメモリセ
ルMCに対応するPMOSQ₁₄，₁₄のゲートに印加
する信号φ_y0を高レベルから低レベルに変化し、
PMOSQ₁₄，₁₄をオンとすると、コモンデータ
線D_Cは高レベルを維持し、データ線_Cは低レベ
ルに変化する。このデータ線D_C，_Cの電圧変化
から読出されたメモリセルの記憶情報を知ること
が出来る。この読み出し動作の後、すべての信号
は、第３図に示すように、プリチヤージ時の信号
に戻される。こうして読出し動作が終了する。

このメモリにおいて、メモリセルに情報を記憶
するには、以上のようにして情報を書込むべきメ
モリセルから情報を読出す動作をした後、読出し
動作に関与する信号を、プリチヤージ時のレベル
に戻す前に、コモンデータ線D_C，_Cに書込むべ
き情報が“１”が“０”かに応じて、Vcc又は低
レベル電圧を与え、プリアンプPAの作用により、
データ線D₀，₀の電圧を、この書込むべき情報
に応じたVcc又は低レベルのいずれかの電圧に変
化させた後、読出し動作に関与する信号をすべて
プリチヤージ時のレベルに戻す。こうして、書込
み動作が終了する。

第４図は、デコーダとドライバに関する本発明
の第２の実施例を示す。第４図において、第２図
と同じ参照番号のものは、同じ物を示す。デコー
ダ２０は、第２図のデコーダと全く同じ構成を有
する。ドライバが第２図のものと異なる。ワード
線W₀，W₁に対するドライバ１０₀₁′は，
NMOSQ₄₅を介して、デコーダ２０Ａの出力線１
２Ｃに接続され、NMOSQ₄₇，Q₄₉および信号φ_X
を用いてワード線の放電を行なう。信号φ_Xは、
第３図に示した信号_Xが高レベルから低レベル
に、また低レベルから高レベルにレベル変化する
タイミングに、低レベル（０ボルト）から高レベ
ル（Vcc）に、高レベル（Vcc）から低レベル
（０ボルト）にそれぞれ変化する信号である。

ワード線，ダミーワード線は、第３図のラツチ
回路３０と同じ構成のラツチ回路３０により、電
圧Vccにプリチヤージされる。

デコーダ２０の出力線１２Ａ，１２Ｂ，１２
Ｃ，１２ＤもVccにプリチヤージされる。この結
果、プリチヤージ終了後は、すべてのドライバ内
のQ₄₇のゲート電圧は、NMOSQ₄₅を介して、
Vcc―V_TH（Q₄₅）に放電される。従つて、
NMOSQ₄₇は、信号φ_Xが０ボルトのときには、オ
ンであり、NMOSQ₄₉のゲート電圧は０ボルトで
あり、NMOSQ₄₉はオフ状態にある。一方、
NMOSQ₄₈，Q₅₄はオン状態にある。

その後、アドレス信号に応答して、デコーダ２
０の出力が確定すると、選択されたワード線、た
とえばW₀と_Dに対する部分デコーダ２０Ａ，２
０Ｂ以外の部分デコーダの出力は、０ボルトにな
り、これらの部分デコーダに接続されたドライバ
内のNMOSQ₄₅はオンとなり、NMOSQ₄₇のゲー
ト電圧は、このオンとなつたNMOSQ₄₅およびデ
コーダ２０内のオン状態のNMOSQ₂₄〜Q₂₉のい
ずれか又は複数個を介して０ボルトに放電する。
その結果、このようなNMOSQ₄₅に接続された
NMOSQ₄₇はオフとなる。選択されたワード線、
たとえばW₀と_Dに対するNMOSQ₄₇はオンのま
まである。

一方、部分デコーダ２０Ｃの出力線１２Ａ，１
２Ｂのうち、選択すべきワード線W₀に対応しな
い信号線１２Ｂの電圧は、デコーダ２０Ｃにより
０ボルトに落される。従つて、ワード線W₀に対
するNMOSQ₄₈はオンのままであるが、ワード線
W₁に対するNMOSQ₅₄はオフとなる。

このデコーダ出力が確定後、信号φ_Xが高レベ
ル（Vcc）になると、信号線１４とNMOSQ₄₇の
ゲート間の容量結合によるブートストラツプ効果
により、ドライバ１０₀₁，１０′_D内のNMOSQ₄₇
のゲート電圧は、元のVcc―V_TH（Q₄₅）よりも充
分高くなり、これらのドライバ内のNMOSQ₄₅は
オフとなり、NMOSQ₄₇はオンとなる。この結
果、これらのドライバ内のNMOSQ₄₉はオンとな
る。

かくて、選択されたワード線W₀，_Dのみが低
レベル（０ボルト）に放電する。他のワード線
は、ラツチ回路３０により電圧Vccに保持された
ままである。

以上のように、第４図によるドライバにおいて
は、第３図のドライバと異なり、ドライバはすべ
てNMOSのみで構成することができるという利
点を有する。

さらに、選択されたワード線は、線１４という
長い、従つて、容量の大きい線を通して放電する
必要がない。

従つて、ワード線の放電が第２図より高速に行
なわれる。

第５図は、本発明の第３の実施例である。第５
図には一対のデータ線D₀，₀しか図示されてい
ないが、実際には複数対のデータ線が設けられ
る。

この図に示されるメモリは、米国特許第
4044340号に記載のごとく、一対のデータ線D₀，
D₀が、近接して、かつ平行に配置されており、
かつ、各ワード線を各データ線対との２つの交点
の内の１方にのみ、メモリセルおよびダミーセル
が配置されている所に特徴がある。

第５図において、メモリセルMC、ダミーセル
DMC，プリアンプPA，ラツチ回路３０，部分デ
コーダ２０Ａ等第１の実施例を示す第１図，第２
図の回路と同じ参照記号のものは、これらの図と
全く同じもので構成され、まつたく同じ動作をす
る。

第５図の回路において、第１図，第２図の回路
と相異する点は、部分デコーダ２０C′は、第２図
の部分デコーダ２０Ｃに、NMOSQ₂₁，₂₁を付
加したものになつている点およびダミーセル用ワ
ード線W_D，_Dを選択するためのデコーダは、部
分デコーダ２０C′とNMOSQ₄₈，Q₅₄からなり、
第２図に示したダミーセル用のデコーダ２０Ｂが
ないことである。後者の相異点は、ダミーセル用
ワード線W_D，_Dは、それぞれ、アドレス信号
a₀，a₀が低レベルのときに選択されることを意味
する。この相異点により、ダミーセル用ワード線
の選択動作が第２図のメモリと異なるということ
はない。第５図のメモリにおいては、アドレス信
号a₀，₀を用いて、ダミーセル用ワード線を選択
させることにより、デコーダが簡単になる。

前者の相異点は、第５図のメモリと第１図，第
２図のメモリの主たる回路上の相異点である。こ
の相異点は、メモリセルMCに情報を書込むとき
に、メモリセルMC内に書込まれる低レベルの電
圧を充分低くできるという効果をもたらす。

第５図において、メモリセルに情報を書込むと
きは、プリチヤージ，デコード動作が、第１図の
メモリと全く同様に行なわれ、選択されたワード
線、たとえばW₀は電圧がVccから０ボルトに変
化する。このワード線電圧の変化により、メモリ
セルMCがよみ出される。本実施例で特徴的な点
は、プリアンプPAを能動状態にするときに、そ
のための信号φ_Sにより、NMOSQ₂₁，₂₁をオン
とし、信号線１２Ａ，１２Ｂの電圧を０ボルトに
保持する。こうして、それまでオン状態にあつた
ワード線W₀に接続されたNMOSQ₄₈はオフとな
り、ワード線W₀はフローテイングの状態になる。

一方、能動状態にされたプリアンプPAの作用
により、すべてのデータ線対の一方のデータ線は
Vccに保持されるが、他方は、０ボルトに低下す
る。ワード線W₀は、すべてのデータ線と浮遊容
量C₀，₀により結合されている。従つて、すべ
てのデータ線の半分が、０ボルトに低下したと
き、この容量結合により、ワード線W₀の電圧は
負の電圧に低下する。ただし、ワード線W₀の電
圧は、−V_TH（Q₄₈）以下にはならない。これ以下
の電圧になると、NMOSQ₄₈がオンとなり、０ボ
ルト状態にある信号_Xから電流がワード線W₀に
流れ込むためである。

この状態において、データ線D₀とワード線W₀
の交点にあるメモリセルMCに情報を書込むため
に、データ線D₀に０ボルトが与えられていたと
すると、メモリセルMC内のキヤパシタンスC₄の
電圧は、ワード線W₀の最小電圧―V_TH（Q₄₈）と、
メモリセル内のPMOSQ₄のしきい値V_TH（Q₄）の
大小関係に依存する。すなわち、＋V_TH（Q₄₈）＜｜
V_TH（Q₄）｜のときには、メモリセル内のキヤパシ
タンスC₄には、０ボルトが書込まれる。一方、＋
V_TH（Q₄₈）＞｜V_TH（Q₄）｜のときには、キヤパシタ
ンスC₄には、小さな正の電圧｜V_TH（Q₄）｜−V_TH
（Q₄₈）｜が書き込まれる。

従つて、前者の条件を満足すべく、V_TH（Q₄），
V_TH（Q₄₈）を定めると、たとえば、それぞれ−1.0
（Ｖ）、1.2（Ｖ）にすると、メモリセルに書込まれ
る低レベルの電圧は０ボルトになる。従つて、メ
モリセルに書込まれる高レベル電圧と低レベルの
電圧差はVcc（５ボルト）に等しい。すでに述べ
た第１，第２の実施例のメモリにおいては、選択
されたワード線の最低電圧は０ボルトであるの
で、メモリセルのキヤパシタンスに書込まれる低
レベルの電圧は｜V_TH（Q₄）｜である。従つて、メ
モリセルに書込まれる高レベル電圧と低レベル電
圧の電圧差は４ボルトになる。第５図のメモリ
は、より大きな電圧差を記憶することができ、読
出しの高速化、誤動作の防止、リフレツシユサイ
クルの増大を図る上で有効である。

以上は、メモリセルにPMOSを用い、周辺回
路にNMOSを用いた例であるが、本発明は、メ
モリセルにNMOSを用い、周辺回路にPMOSを
用いても実現できる。すなわち、以上の各実施例
におけるNMOSをすべてPMOSに置き換え、
PMOSをすべてNMOSに置き換え、接地電位を
与えている所には、電源電圧Vccを与え、電源電
圧Vccを与えている所には接地電位を与える。こ
れに伴ない低レベルから高レベルに変化するパル
スは、高レベルから低レベルに変換するパルスに
置換する。従つて、この第４の実施例において
は、信号φ₈，₈、アドレス信号a_i、信号_X，φ_Sは
それぞれ第６図ａ，ｂ，ｃ，ｆに示すようなレベ
ル変化を示す信号にする。このように構成したメ
モリの動作は第６図を参照すると容易に理解でき
る。この実施例において、データ線D₀，₀は、
プリチヤージ信号φ_Pにより、低レベルにプリチ
ヤージされる。ワード線の電圧も、低電圧にプリ
チヤージされる。選択されたワード線たとえば、
W₀，_Dの電圧φ_W0，_WDが高レベルに上昇して、
メモリセルから情報を読み出す。この結果、デー
タ線D₀が０ボルトのままであり、データ線₀が
０ボルトより幾分大きい電圧に変化した後、プリ
アンプの動作によりVccまで上昇される。

このメモリにおいても、第１の実施例にみられ
たようなワード線の選択時の速度、あるいは、メ
モリセル、ダミーセルの読み出し速度の高速化が
図れる。選択されたワード線の電圧変化を生じる
ためのPMOSのゲートとソース間の電圧は、ワ
ード線電圧の変化が生じても変化しない。さら
に、読み出すべきメモリセルの接続されたデータ
線の電圧が、読み出すべきメモリセルの記憶情報
に基づいて変化したとき、メモリセル内の
NMOSのソースとゲート間の電圧は、ワード線
電圧の立上がりにつれて増大するからである。

第７図は本発明の第２の実施例の断面構造例を
示す。基板比抵抗δ_sub＝40Ω・cm程度のＰ形Si基
板５１上のメモリセルを配列する領域に不純物濃
度10¹⁵cm^-3程度のｎ形のウエル５２が形成されて
おり、ｎ形ウエル上の基板表面のメモリセル部に
は、基板より不純物濃度の高いP⁺不純物層５３，
５４をソース・ドレイン用として形成し、多結晶
シリコン等の良導電材料をゲート５５とするスイ
ツチ用PMOSおよび接地電位にバイアスされた
ゲート電極５６とＮ形ウエル基板表面に形成され
る正孔反転層５７との間につくられる容量を蓄積
電極とする１トランジスタ形メモリセルが複数個
形成されている。図には１個のメモリセルのみ示
す。この構造において、ゲート電極５５はアルミ
ニウムからなるワード線６２とコンクタト部５０
において接続される。同様に、Ｐ型拡散層５３は
Ｐ型拡散層からなるデータ線の一部を構成してい
る。ｎ形ウエルの形成されていないＰ形Si基板表
面のデコーダ，ドライバ部にはワード線駆動する
ためのデコーダ，ドライバがNMOSを用いてつ
くられている。図にはｎ形不純物層で形成された
ソース５８およびドレイン５９ならびにゲート６
０で構成される１個のNMOSを例示してある。
ソース５８、ドレイン５９はそれぞれアルミニウ
ム等のワード線用低抵抗電極材料６１，６２に接
続されており、ゲート６３は、低抵抗電極材料６
３に接続されている。またｎ形ウエル５２には、
回路動作時は、電極６４およびｎ形不純物層６５
を通して回路的に発生したVccより高い電圧V_W
が供給され、またメモリ回路に電源が投入された
ときにはVcc電極６６およびこの電極６６とｎ形
ウエル界面に形成されるシヨツトキダイオード６
７により、Ｎ形ウエルの電位は電源電圧Vccの上
昇に遅延なく追随して上昇する。この結果、例え
ば拡散層５３，ウエル５２、基板５１で形成され
るpnpトランジスタのP⁺層５３がｎ形ウエル５２
の電位よりも急速に上昇してこれらの間のP⁺n接
合が順方向にバイアスされることによつて生じる
P⁺層５３とＰ基板５１の間の多大の電流の流れ
を防止する。また、メモリ動作時においても、
V_WをVccより充分大とすることにより上述の
PNPトランジスタが順方向にバイアスされるこ
とを防止する。なお６８は層間絶縁膜であり、６
９は、酸化物分離領域である。また基板５１には
−３ボルトが印加される。なお、電圧V_Wの発生
回路は第８図の回路により発生される。発振器８
０から、低レベル，高レベルがそれぞれ０ボル
ト，Vccボルトであるパルスが繰り返し出力さ
れ、キヤパシタンスC₆₀，NMOSQ₆₀，Q₆₁からな
る整流回路に入力される。整流回路のNMOSQ₆₁
のドレインにはVccが印加されている。
NMOSQ₆₀のソースから出力される電圧V_Wは V_W＝2Vcc−V_TH（Q₆₀）−V_TH（Q₆₁）であり、Vccより充分大にできる。

なお、第７図の構造体において、メモリセル部
のソース，ドレイン用不純物拡散層５３，５４を
設けず、この５３の上の絶縁膜６８を貫通して基
板５１の表面部に至るように、金属電極をワード
線６２と絶縁して設け、この電極と基板５１間に
シヨツトキーダイオードを形成し、このシヨツト
キーダイオードの金属電極をデータ線に接続する
ように構成することにより、拡散層５３，５４を
形成するため製造プロセスを一工程短縮できる。

さらに、第１，第３の実施例のごとく、ドライ
バ１０内にPMOSQ₄₄を設ける場合には、この
PMOSQ₄₄は、第７図のＮウエル５２内に設けら
れるのは明らかである。

なお、以上の実施例に用いた金属酸化物形電界
効果トランジスタにかえ、接合形電界効果トラン
ジスタあるいはシヨツトキーゲート形電界効果ト
ランジスタを用いることも有効である。

〔発明の効果〕

以上のごとく、本発明によれば、ワード線の選
択，メモリ情報の読出しの高速化が図れ、ひいて
は、高速のメモリが得られる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例の概略構成
図、第２図は、第１の実施例におけるデコーダ，
ドライバの詳細回路図、第３図は、第１の実施例
のメモリの動作を説明するための信号のタイムチ
ヤート、第４図は、本発明の第２の実施例による
ドライバとデコーダの回路図、第５図は、本発明
の第３の実施例の回路図、第６図は、本発明の第
４の実施例におけるメモリの動作を説明するため
の信号のタイムチヤート、第７図は、本発明の第
２の実施例によるメモリの断面構造を例示する
図、第８図は、第７図のメモリに用いるウエルバ
イアス電圧発生回路図である。 D₀，₀…データ線、W₀〜W₆₃，₀〜₆₃…メ
モリセル用ワード線、W_D，_D…ダミーセル用ワ
ード線、MC…メモリセル、DMC…ダミーセル、
１０，１０₀₁，１０₀₁，１０_D，１０′_D…ドライ
バ、２０，２０Ａ，２０Ｂ，２０Ｃ…デコーダ。

Claims

【特許請求の範囲】１複数のデータ線と、該複数のデータ線に交叉
して設けられた複数のワード線と、該複数のデー
タ線とワード線の交点に設けられたメモリセル
と、メモリセルの選択時に、選択すべきメモリセ
ルが接続されたデータ線電圧を所定の第１の電圧
に設定する手段と、メモリセルの選択時に、選択
すべきメモリセルが接続されたワード線電圧を、
所定の非選択電圧から選択電圧に変化させるため
のワード線ドライバとを有し、上記メモリセル
は、データ線に接続された第１の領域と、ワード
線に接続されたゲート電極と、記憶情報に応じ
た、所定の第２の電圧を有する端子に接続された
第２の領域とを有する電界効果型トランジスタを
有し、該トランジスタは、メモリセル選択時に導
通し、該メモリセル内の記憶情報に応じて、上記
データ線の電圧を変化させるものである半導体メ
モリにおいて、上記第１の電圧設定手段、および
上記第２の電圧を有する端子は、上記第１，第２
の領域がそれぞれ、ソースおよびドレインとして
動作せしめるための電圧を出力する手段を含み、
上記ドライバは、選択すべきメモリセルが、接続
されたワード線以外のワード線に、上記第１の電
圧との差が、上記トランジスタのしきい値をこえ
ない非選択電圧を与え、選択すべきメモリセルが
接続されたワード線に上記第１の電圧との差が上
記トランジスタのしきい値をこえる選択電圧をそ
れぞれ与える手段であり、かつ、メモリセル選択
前に、すべてのワード線をあらかじめ、上記非選
択電圧に設定する手段と、メモリセルの選択時
に、選択すべきメモリセルが接続されたワード線
の電圧を選択電圧に設定するための手段とを有す
る半導体メモリにおいて、上記電圧設定手段は、
隣接する一対のワード線ごとに設けられ、これら
を上記選択電圧に接続し、電圧設定のための設定
用電界効果型トランジスタと、上記設定用電界効
果型トランジスタと上記一対のワード線の各々を
接続するための接続用電界効果型トランジスタ
と、選択すべきワード線に接続された上記設定用
電界効果型トランジスタおよび接続用電界効果型
トランジスタをオンさせる手段を有することを特
徴とする半導体メモリ。２特許請求の範囲第１項記載の半導体メモリに
おいて、上記データ線は、近接して平行に配置さ
れた複数のデータ線対からなり、上記メモリセル
は、各対のデータ線と、上記ワード線の各々との
２つの交点の内のいずれか一方に設けられ、上記
接続用電界効果型トランジスタのゲートに、ワー
ド線の選択後、上記選択電圧を印加する手段を設
けたことを特徴とする半導体メモリ。３特許請求の範囲第１項記載の半導体メモリに
おいて、第１の導電型を有する半導体基板と、該
基板内に設けられた第２の導電型を有するウエル
領域を有し、上記メモリセルは上記ウエル領域内
に設けられていることを特徴とする半導体メモ
リ。４特許請求の範囲第３項記載の半導体メモリに
おいて、上記ウエル領域に所定のバイアス電圧を
与える手段は、上記電界効果型トランジスタの上
記第２の領域とウエルとで形成されるPN接合の
逆バイアス条件において充分大きい電圧を与える
手段であることを特徴とする半導体メモリ。５特許請求の範囲第４項記載の半導体メモリ
は、上記ウエル領域と、該ウエル領域に接して設
けられた金属電極とから構成されるシヨツトキー
ダイオードを有し、上記金属電極には、上記第２
の電圧が印加されることを特徴とする半導体メモ
リ。