JPS6234204A - 制御装置 - Google Patents
制御装置Info
- Publication number
- JPS6234204A JPS6234204A JP17459485A JP17459485A JPS6234204A JP S6234204 A JPS6234204 A JP S6234204A JP 17459485 A JP17459485 A JP 17459485A JP 17459485 A JP17459485 A JP 17459485A JP S6234204 A JPS6234204 A JP S6234204A
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- JP
- Japan
- Prior art keywords
- memory
- address
- signal
- processing
- stored
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- Pending
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- Executing Machine-Instructions (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、あらかじめ記憶された処理手順に応じて設
備等を制御する制御装置に関するものである。
備等を制御する制御装置に関するものである。
第４図は従来の制御装置を説明するブロック図である。
この図において、１１はプログラム実行用のＣＰＵで、
プログラム記憶用のメモリ（ＲＯＭ）１２に応じて各ユ
ニットを制御する。１３はワークメモリとなるメモリ（
ＲＡＭ）で、入出力データおよび一時記憶用のデータを
記憶する。］４は入力回路で、点線で示す制御対象系か
らのデータが入力される。１５は出力回路で、ＣＰＵ１
ｉで処理されたデータが制御対象系に出力される。
プログラム記憶用のメモリ（ＲＯＭ）１２に応じて各ユ
ニットを制御する。１３はワークメモリとなるメモリ（
ＲＡＭ）で、入出力データおよび一時記憶用のデータを
記憶する。］４は入力回路で、点線で示す制御対象系か
らのデータが入力される。１５は出力回路で、ＣＰＵ１
ｉで処理されたデータが制御対象系に出力される。
１６はアドレスバスで、メモリ１２．１３の読み出し、
書き込みアドレスを指定する。１７はデータバスで、ア
ドレスバス１６で指定されるアドレスに格納されたデー
タを転送する。１８は入力データ線で、入力回路１４に
入力された各データをメモリ１３に転送する。１９は出
力データ線で、メモリ１３からの出力データを出力回路
１５に転送する。
書き込みアドレスを指定する。１７はデータバスで、ア
ドレスバス１６で指定されるアドレスに格納されたデー
タを転送する。１８は入力データ線で、入力回路１４に
入力された各データをメモリ１３に転送する。１９は出
力データ線で、メモリ１３からの出力データを出力回路
１５に転送する。
次に動作について説明する。
ＣＰｏｌｌは、メモリ１２に記憶されているプログラム
に応じて、メモリ１３に記憶されている入出力および一
時記憶データの内、必要なデータをアドレスバス１６で
指定してデータバス１７を経由して読み出し、演算を実
行する。実行後に結果は、記憶場所をアドレスバス１６
で指定してデータバス１７を経由してメモリ１３に記憶
させる。
に応じて、メモリ１３に記憶されている入出力および一
時記憶データの内、必要なデータをアドレスバス１６で
指定してデータバス１７を経由して読み出し、演算を実
行する。実行後に結果は、記憶場所をアドレスバス１６
で指定してデータバス１７を経由してメモリ１３に記憶
させる。
次に第５図（ａ）、（ｂ）および第６図を参照しながら
第４図の動作についてさらに説明する。
第４図の動作についてさらに説明する。
第５図（ａ）、（ｂ）は処理り順を模式的に示すフロー
チャートである。なお、（１）〜（３）。
チャートである。なお、（１）〜（３）。
（１１）〜（１５） 、 （２１） 、 （３１）は各
ステップを示す。
ステップを示す。
第５図（ａ）に示すプログラム（メモリ１２に格納され
る）がスタートし、仕掛中の工程プログラムを進め（１
）１分岐用データＤＩによる判断が正かどうかを判断し
く２）、Ｎｏならばステップ（３）移行のステップに移
行し、ＹＥＳならば第５図（ｂ）に示すフローがスター
トし、仕掛中の工程プログラムを進め（１１）、分岐用
データＤ２による判断が正かどうかを判断しく１２）、
Ｎｏならばステップ（２１）移行に進み、ＹＥＳならば
仕掛中の工程プログラムを進め（１３）、分岐データＤ
３による判断が正かどうかを判断しく１４）、ＮＯなら
ばステップ（３１）移行に進み、ＹＥＳならばステップ
（１５）移行のプログラムを実行する。
る）がスタートし、仕掛中の工程プログラムを進め（１
）１分岐用データＤＩによる判断が正かどうかを判断し
く２）、Ｎｏならばステップ（３）移行のステップに移
行し、ＹＥＳならば第５図（ｂ）に示すフローがスター
トし、仕掛中の工程プログラムを進め（１１）、分岐用
データＤ２による判断が正かどうかを判断しく１２）、
Ｎｏならばステップ（２１）移行に進み、ＹＥＳならば
仕掛中の工程プログラムを進め（１３）、分岐データＤ
３による判断が正かどうかを判断しく１４）、ＮＯなら
ばステップ（３１）移行に進み、ＹＥＳならばステップ
（１５）移行のプログラムを実行する。
このように、従来は、第５図（ａ）に示すステップ（２
）の判断結果に依存しないで、第５図（ｂ）に示すステ
ップを行う場合、常にステップ（２）を経由してからス
テップ（１１）に移行していた。
）の判断結果に依存しないで、第５図（ｂ）に示すステ
ップを行う場合、常にステップ（２）を経由してからス
テップ（１１）に移行していた。
第６図はラダー命令を使用した場合の従来のシーケンス
動作を説明する回路図であり、２１ａ〜２１には接点信
号（入出力および一時記憶信号）を示し、２２ａ、２２
ｂは結果信号を示し、２３はデータ命令を示す。
動作を説明する回路図であり、２１ａ〜２１には接点信
号（入出力および一時記憶信号）を示し、２２ａ、２２
ｂは結果信号を示し、２３はデータ命令を示す。
この図から分かるように、結果信号２２ａの出力変化に
無関係に全てのラダー命令を流れていた。
無関係に全てのラダー命令を流れていた。
従来の制御装置においては、変化した入出力信号および
一時記憶信号とは無関係のプログラムを結果が変化しな
いにもかかわらず実行するため、実行時間に無駄が生じ
、設備の高速化への対応が著しく遅延してしまう等の問
題点があった。
一時記憶信号とは無関係のプログラムを結果が変化しな
いにもかかわらず実行するため、実行時間に無駄が生じ
、設備の高速化への対応が著しく遅延してしまう等の問
題点があった。
この発明は、上記の問題点を解消するためになされたも
ので、入出力信号に関連する一連の処理手順のみを実行
して、設備の処理速度を高速化できる制御装置を得るこ
とを目的とする。
ので、入出力信号に関連する一連の処理手順のみを実行
して、設備の処理速度を高速化できる制御装置を得るこ
とを目的とする。
この発明に係る制！装置は、変化した信号を検出する信
号検出手段と、この信号検出手段が検出した信号のアド
レスを記憶するアドレス記憶手段と、このアドレス記憶
手段に記憶されたアドレスに関連する一連の処理手順を
記憶する関連手順記憶手段と、この関連手順記憶手段に
記憶している一連の処理手順を実行する信号制御手段を
設けたものである。
号検出手段と、この信号検出手段が検出した信号のアド
レスを記憶するアドレス記憶手段と、このアドレス記憶
手段に記憶されたアドレスに関連する一連の処理手順を
記憶する関連手順記憶手段と、この関連手順記憶手段に
記憶している一連の処理手順を実行する信号制御手段を
設けたものである。
この発明においては、信号検出手段がメモリにあらかじ
め記憶された処理手順を実行するのに、変化した入出力
信号を検出して、検出した入出力信号のアドレスをアド
レス記憶手段に記憶させる。このアドレス記憶手段に変
化した入出力信号のアドレスが記憶されると、このアド
レスに関連する−・連の処理手順を信号制御手段が実行
する。
め記憶された処理手順を実行するのに、変化した入出力
信号を検出して、検出した入出力信号のアドレスをアド
レス記憶手段に記憶させる。このアドレス記憶手段に変
化した入出力信号のアドレスが記憶されると、このアド
レスに関連する−・連の処理手順を信号制御手段が実行
する。
第１図はこの発明の一実施例を示す制御装置の、ブロッ
ク図であり、第４図と同一のものには同一の符号を付し
ている。第１図において、１はこの発明のアドレス記憶
手段となるアドレスメモリで、信号変化検出部２の出力
に応じて変化信号のアドレスを記憶する。３はこの発明
の関連手順記憶手段となるメモリで、信号単位で関連す
る一連の処理り順を記憶している。４は比較用データ線
、５はアドレスデータ線である。
ク図であり、第４図と同一のものには同一の符号を付し
ている。第１図において、１はこの発明のアドレス記憶
手段となるアドレスメモリで、信号変化検出部２の出力
に応じて変化信号のアドレスを記憶する。３はこの発明
の関連手順記憶手段となるメモリで、信号単位で関連す
る一連の処理り順を記憶している。４は比較用データ線
、５はアドレスデータ線である。
次に動作について説明する。
信号変化検出部２は、ＲＯＭ１２に格納された処理手順
を実行する毎に、ＲＡＭ１３の内容を前回の内容と比較
し、変化した信号のアドレスをアドレスメモリ１に記憶
させる０次いで、全ての変化した信号のアドレス抽出・
が完了した後、ＲＯＭ１２に書き込まれた制御プログラ
ムによって、アドレスメモリ１に記憶した信号のアドレ
スに関連する一連の処理手順をメモリ３から抽出する。
を実行する毎に、ＲＡＭ１３の内容を前回の内容と比較
し、変化した信号のアドレスをアドレスメモリ１に記憶
させる０次いで、全ての変化した信号のアドレス抽出・
が完了した後、ＲＯＭ１２に書き込まれた制御プログラ
ムによって、アドレスメモリ１に記憶した信号のアドレ
スに関連する一連の処理手順をメモリ３から抽出する。
この抽出完了後、制御プログラムは、ＲＯＭ１２の中の
プログラムのうち、抽出されたプログラム単位、すなわ
ち一連の処理手順のみをＣＰＵＩＩが実行し、実行した
結果に変化がある場合、その変化した信号に関連する一
連の処理手順をメモリ３から抽出して付加する。
プログラムのうち、抽出されたプログラム単位、すなわ
ち一連の処理手順のみをＣＰＵＩＩが実行し、実行した
結果に変化がある場合、その変化した信号に関連する一
連の処理手順をメモリ３から抽出して付加する。
第２図（ａ）〜（ｃ）はこの発明による処理実行動作を
説明するフローチャートである。なお、（１） 、
（１１）〜（１４）は各ステップを示す。
説明するフローチャートである。なお、（１） 、
（１１）〜（１４）は各ステップを示す。
アドレスメモリ１に記憶されたアドレスに関連する一連
の処理手順がメモリ３より読み出され。
の処理手順がメモリ３より読み出され。
同図（ａ）に示すフローがスタートし、メモリ３に抽出
した制御プログラムを実行しくｌ）、同図（ｂ）に示す
フローには信号変化がなかったとしてスルーし、同図（
Ｃ）に示すフローに移行し、仕掛中の処理を進め（１１
）、分岐用データＤ２による判断が正かどうかを判断し
く１２）、次の仕掛の処理に移行しく１３）、次いで１
分岐データＤ３による判断が正かどうかの判断を行い（
１４）、抽出された制御プログラムを実行するため、Ｃ
ＰＵＩＩはメモリ３をアクセスする。
した制御プログラムを実行しくｌ）、同図（ｂ）に示す
フローには信号変化がなかったとしてスルーし、同図（
Ｃ）に示すフローに移行し、仕掛中の処理を進め（１１
）、分岐用データＤ２による判断が正かどうかを判断し
く１２）、次の仕掛の処理に移行しく１３）、次いで１
分岐データＤ３による判断が正かどうかの判断を行い（
１４）、抽出された制御プログラムを実行するため、Ｃ
ＰＵＩＩはメモリ３をアクセスする。
第３図はこの発明によるラダー命令を使用した場合のシ
ーケンス動作を説明する回路図であり、２１ａ〜２１に
は接点信号（入出力および一時記憶信号）を示し、２２
ａ 、２２ｂは結果信号を示し、２３はデータ命令を示
す。なお、第１図、第６図と同一のものには同じ符号を
付している。
ーケンス動作を説明する回路図であり、２１ａ〜２１に
は接点信号（入出力および一時記憶信号）を示し、２２
ａ 、２２ｂは結果信号を示し、２３はデータ命令を示
す。なお、第１図、第６図と同一のものには同じ符号を
付している。
ＲＯＭ１２による制御プログラムにより信号変化が発生
しないことがアドレスメモリ１に記憶されていると、信
号変化が検出された一連の処理手順がＲＯＭ１２より抽
出されると、抽出された制御プログラムに応じて接点信
号２１ｉから処理を実行し、結果信号２２ｂが得られた
ら、ＲＯＭ１２により抽出された次の処理手順を実行す
る。
しないことがアドレスメモリ１に記憶されていると、信
号変化が検出された一連の処理手順がＲＯＭ１２より抽
出されると、抽出された制御プログラムに応じて接点信
号２１ｉから処理を実行し、結果信号２２ｂが得られた
ら、ＲＯＭ１２により抽出された次の処理手順を実行す
る。
なお、上記実施例では、信号の変化をハードウェアで抽
出する場合について説明したが、変化抽出用のＣＰＵを
別個に設けてソフトウェアで抽出できるようにしてもよ
い。また変化信号に関連するプログラム単位の抽出を別
個のＣＰＵもしくはハードウェアに行わせてもよい。
出する場合について説明したが、変化抽出用のＣＰＵを
別個に設けてソフトウェアで抽出できるようにしてもよ
い。また変化信号に関連するプログラム単位の抽出を別
個のＣＰＵもしくはハードウェアに行わせてもよい。
この発明は以上説明したとおり、変化した入出力信号を
検出する信号検出手段と、この信号検出手段が検出した
信号のアドレスを記憶するアドレス記憶手段と、このア
ドレス記憶手段に記憶されたアドレスに関連する一連の
処理手順を記憶する関連手順記憶手段と、この関連手順
記憶手段に記憶している一連の処理手順を実行させる信
号制御手段を設けたので、信号処理を信号変化する処理
手順のみに限定できるので、処理実行時間を大幅に短縮
でき、設備への高速処理が可能となる利点を有する。
検出する信号検出手段と、この信号検出手段が検出した
信号のアドレスを記憶するアドレス記憶手段と、このア
ドレス記憶手段に記憶されたアドレスに関連する一連の
処理手順を記憶する関連手順記憶手段と、この関連手順
記憶手段に記憶している一連の処理手順を実行させる信
号制御手段を設けたので、信号処理を信号変化する処理
手順のみに限定できるので、処理実行時間を大幅に短縮
でき、設備への高速処理が可能となる利点を有する。
第１図はこの発明の一実施例を示す制御装置の構成ブロ
ック図、第２図（ａ）〜（Ｃ）はこの発明による処理実
行動作を説明するフローチャート、第３図はこの発明に
よるラダー命令を使用した場合のシーケンス動作を説明
する回路図、第４図は従来の制御装置を説明するブロッ
ク図、第５図において、１はアドレスメモリ、２は信号
検出部、３はメモリ、１１はＣＰＵ、１２はプログラム
記憶用のメモリ、１３は入出力および一時記憶用のメモ
リ、１４は入力回路、１５は出力回路、１６はアドレス
バス、１７はデータバス、１８は入力データ線、１９は
出力データ線、２１ａ〜２１には接点信号、２２ａ、２
２ｂは結果信号、２３はデータ命令である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 １９．出力データ腿。 第２図 （ａ） （ｂ）
（ｃ）第３図 第４図 第５図 （ａ） （ｂ） 第６図
ック図、第２図（ａ）〜（Ｃ）はこの発明による処理実
行動作を説明するフローチャート、第３図はこの発明に
よるラダー命令を使用した場合のシーケンス動作を説明
する回路図、第４図は従来の制御装置を説明するブロッ
ク図、第５図において、１はアドレスメモリ、２は信号
検出部、３はメモリ、１１はＣＰＵ、１２はプログラム
記憶用のメモリ、１３は入出力および一時記憶用のメモ
リ、１４は入力回路、１５は出力回路、１６はアドレス
バス、１７はデータバス、１８は入力データ線、１９は
出力データ線、２１ａ〜２１には接点信号、２２ａ、２
２ｂは結果信号、２３はデータ命令である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 １９．出力データ腿。 第２図 （ａ） （ｂ）
（ｃ）第３図 第４図 第５図 （ａ） （ｂ） 第６図
Claims (1)
- 任意の処理手順をあらかじめ記憶するメモリを有し、こ
のメモリより前記処理手順を読み出し、入出力信号を制
御する制御装置において、変化した入出力信号を検出す
る信号検出手段と、この信号検出手段が検出した入出力
信号のアドレスを記憶するアドレス記憶手段と、このア
ドレス記憶手段に記憶された前記アドレスに関連する一
連の処理手順を前記メモリより読み出し記憶する関連手
順記憶手段と、この関連手順記憶手段に記憶されている
一連の処理手順を実行させる信号制御手段とを具備した
ことを特徴とする制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17459485A JPS6234204A (ja) | 1985-08-06 | 1985-08-06 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17459485A JPS6234204A (ja) | 1985-08-06 | 1985-08-06 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6234204A true JPS6234204A (ja) | 1987-02-14 |
Family
ID=15981298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17459485A Pending JPS6234204A (ja) | 1985-08-06 | 1985-08-06 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6234204A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01109405A (ja) * | 1987-10-22 | 1989-04-26 | Fanuc Ltd | プログラマブル・コントローラ |
| WO1989011685A1 (fr) * | 1988-05-18 | 1989-11-30 | Fanuc Ltd | Systeme de detection des transitions d'etat d'une unite de commande programmable |
-
1985
- 1985-08-06 JP JP17459485A patent/JPS6234204A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01109405A (ja) * | 1987-10-22 | 1989-04-26 | Fanuc Ltd | プログラマブル・コントローラ |
| WO1989011685A1 (fr) * | 1988-05-18 | 1989-11-30 | Fanuc Ltd | Systeme de detection des transitions d'etat d'une unite de commande programmable |
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