JPS63142431A - パイプライン制御方式 - Google Patents
パイプライン制御方式Info
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- JPS63142431A JPS63142431A JP61289031A JP28903186A JPS63142431A JP S63142431 A JPS63142431 A JP S63142431A JP 61289031 A JP61289031 A JP 61289031A JP 28903186 A JP28903186 A JP 28903186A JP S63142431 A JPS63142431 A JP S63142431A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野〉
この発明は、コンピュータにおけるパイプライン制御方
式に関し、特に処理速度の向上を図ったパイプライン制
御方式に関する。
式に関し、特に処理速度の向上を図ったパイプライン制
御方式に関する。
（従来の技術）
最近のマイクロブロヒッｌすにＪ３いては、処理速度を
向上させるために、パイプライン、Ｉ＋１１６１１方式
が用いられている。このパイプライン制御方式は、命令
を何段かのステージに分割して処理させ、それぞれのス
テージを並列動作さけることにより、１つの命令が終了
する前に次に処理される命令の読出しを行なうというも
のである。
向上させるために、パイプライン、Ｉ＋１１６１１方式
が用いられている。このパイプライン制御方式は、命令
を何段かのステージに分割して処理させ、それぞれのス
テージを並列動作さけることにより、１つの命令が終了
する前に次に処理される命令の読出しを行なうというも
のである。
第３図はパイプラインｉｉ！Ｉ ｔ２１１方式の構成を
示すブロック図であり、同図に示すパイプライン制御方
式は、第１命令レジスタ１．第２命令レジスタ３、レジ
スタファイル５．比較器７．実効アドレス算出部９を有
している。第１図において、第１命令レジスタ１は、実
行段階にはいった先行命令を格納保持するものである。
示すブロック図であり、同図に示すパイプライン制御方
式は、第１命令レジスタ１．第２命令レジスタ３、レジ
スタファイル５．比較器７．実効アドレス算出部９を有
している。第１図において、第１命令レジスタ１は、実
行段階にはいった先行命令を格納保持するものである。
第２命令レジスタ３は、先行命令の実行が終了した後に
実行される後続命令を格納保持するものであり、この第
２ ｆｒＩ令レジスタ３に格納保持された命令は実効ア
ドレスの算出が行なわれる。
実行される後続命令を格納保持するものであり、この第
２ ｆｒＩ令レジスタ３に格納保持された命令は実効ア
ドレスの算出が行なわれる。
レジスタファイル５は、第１命令レジスタ１に格納保持
された先行命令の実行を行なうために使用されるととも
に、第２命令レジスタ３に格納保持された後続命令の実
効アドレスを算出するために使用される複数のレジスタ
例えばペースレジスタ、インデックスレジスタ等を有す
るものである。
された先行命令の実行を行なうために使用されるととも
に、第２命令レジスタ３に格納保持された後続命令の実
効アドレスを算出するために使用される複数のレジスタ
例えばペースレジスタ、インデックスレジスタ等を有す
るものである。
先行命令を実行するために命令の種類に応じて使用され
るレジスタは、第１命令レジスタ１に格納保持された先
行命令のＲｅｇ１フィールドの情報に基づいて、レジス
タファイル５の中から選択指定される。後続命令の実効
アドレスを算出するために使用されるレジスタは、第２
命令レジスタ３に格納保持された後続命令のＲｅｇ２フ
ィールドの情報に基づいて、レジスタファイル５の中か
ら選択指定される。
るレジスタは、第１命令レジスタ１に格納保持された先
行命令のＲｅｇ１フィールドの情報に基づいて、レジス
タファイル５の中から選択指定される。後続命令の実効
アドレスを算出するために使用されるレジスタは、第２
命令レジスタ３に格納保持された後続命令のＲｅｇ２フ
ィールドの情報に基づいて、レジスタファイル５の中か
ら選択指定される。
比較器７は、第１命令レジスタ１に格納保持された先行
命令のＲｅｏ１フィールドの情報と、第２命令レジスタ
３に格納保持された後続命令のＲｅａ２フィールドの情
報を比較するものである。比較結果において、Ｒｅｃ＋
１フィールドの情報とＲｅａ２フィールドの情報とが一
致した場合、すなわち、先行命令の実行時に使用される
レジスタと後続命令の実効アドレス算出時に使用される
レジスタが同一である場合には、比較器７は一致信号を
実効アドレス算出部９に出力する。
命令のＲｅｏ１フィールドの情報と、第２命令レジスタ
３に格納保持された後続命令のＲｅａ２フィールドの情
報を比較するものである。比較結果において、Ｒｅｃ＋
１フィールドの情報とＲｅａ２フィールドの情報とが一
致した場合、すなわち、先行命令の実行時に使用される
レジスタと後続命令の実効アドレス算出時に使用される
レジスタが同一である場合には、比較器７は一致信号を
実効アドレス算出部９に出力する。
一方、Ｒｅｇ１フィールドの情報とＲｅ（１２フイール
ドの情報が一致しない場合、すなわち、先行命令の実行
時に使用されるレジスタど後続命令の実効アドレス算出
時に使用されるレジスタとが異なる場合にには、比較器
７は不一致信号を実効アドレス算出部９に出力する。
ドの情報が一致しない場合、すなわち、先行命令の実行
時に使用されるレジスタど後続命令の実効アドレス算出
時に使用されるレジスタとが異なる場合にには、比較器
７は不一致信号を実効アドレス算出部９に出力する。
実効アドレス算出部９は、第２命令レジスタ３に格納保
持された後続命令の実効アドレスを算出するものである
。すなわら、不一致信号が比較器７から実効アドレス算
出部９に与えられると、第２＠令レジスタ３に格納保持
された後続命令の８０ｇ２フイールドの情報にしたがっ
て、レジスタファイル５の中から選択指定されたレジス
タを用いて、後続命令の実効アドレスが算出される。こ
れと並行して、先行命令はそのＲｅａｌフィールドの情
報にしたがってレジスタファイル５の中から選択指定さ
れたレジスタを用いて実行処理される。
持された後続命令の実効アドレスを算出するものである
。すなわら、不一致信号が比較器７から実効アドレス算
出部９に与えられると、第２＠令レジスタ３に格納保持
された後続命令の８０ｇ２フイールドの情報にしたがっ
て、レジスタファイル５の中から選択指定されたレジス
タを用いて、後続命令の実効アドレスが算出される。こ
れと並行して、先行命令はそのＲｅａｌフィールドの情
報にしたがってレジスタファイル５の中から選択指定さ
れたレジスタを用いて実行処理される。
一方、先行命令の実行時に使用されるレジスタと、後続
命令の実効アドレス算出時に使用されるレジスタとが一
致して、一致信号が比較器７から実効アドレス算出部９
に与えられると、第４図に示すよう、まず、先行命令の
実行が終了して、先行命令の実行時に使用されたレジス
タに格納保持される情報が確定した後、この確定した情
報に基づいて後続命令の実効アドレスが算出される。
命令の実効アドレス算出時に使用されるレジスタとが一
致して、一致信号が比較器７から実効アドレス算出部９
に与えられると、第４図に示すよう、まず、先行命令の
実行が終了して、先行命令の実行時に使用されたレジス
タに格納保持される情報が確定した後、この確定した情
報に基づいて後続命令の実効アドレスが算出される。
（発明が解決しようとする問題点）
以上説明したように、上述したような構成においては、
第１命令レジスタ１に格納保持される先行命令が実行さ
れる際に使用されるレジスタと、第２命令レジスタ３に
格納保持される後続命令の実効アドレスが算出される際
に使用されるレジスタとが一致した場合には、先行命令
の実行が終了して先行命令の実行時に用いられたレジス
タの内容が確定した後に、後続命令の実効アドレスの算
出が行なわれていた。
第１命令レジスタ１に格納保持される先行命令が実行さ
れる際に使用されるレジスタと、第２命令レジスタ３に
格納保持される後続命令の実効アドレスが算出される際
に使用されるレジスタとが一致した場合には、先行命令
の実行が終了して先行命令の実行時に用いられたレジス
タの内容が確定した後に、後続命令の実効アドレスの算
出が行なわれていた。
ところで、第１命令レジスタ１に格納保持される先行命
令の種類によっては、この先行命令を実行した際に′、
先行命令のＲｅｌフィールドで指定され先行命令の実行
時に用いられるレジスタの内容が変化しない場合がある
。このような場合に、上述したように先行命令の実行が
終了した後に後続命令の実効アドレスを算出すると、実
効アドレスの算出が遅れることになる。このため、パイ
プライン処即の処理速度が低下することになり、命令を
パイプライン９！！１埋するコンピュータの処理速度の
低下を招いていた。
令の種類によっては、この先行命令を実行した際に′、
先行命令のＲｅｌフィールドで指定され先行命令の実行
時に用いられるレジスタの内容が変化しない場合がある
。このような場合に、上述したように先行命令の実行が
終了した後に後続命令の実効アドレスを算出すると、実
効アドレスの算出が遅れることになる。このため、パイ
プライン処即の処理速度が低下することになり、命令を
パイプライン９！！１埋するコンピュータの処理速度の
低下を招いていた。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、先行命令と後続命令とが使
用するレジスタが一致しても、先行命令の実行時にレジ
スタの内容が変化しない場合には、先行命令の実行終了
を待たずに後続命令の実効アドレスの口出を可能として
、バイブライン処理の並列処理効率を高め、パイプライ
ン処理を行なうコンピュータの処理速度を向上させるこ
とができるパイプライン制御方式を提供することにある
。
、その目的とするところは、先行命令と後続命令とが使
用するレジスタが一致しても、先行命令の実行時にレジ
スタの内容が変化しない場合には、先行命令の実行終了
を待たずに後続命令の実効アドレスの口出を可能として
、バイブライン処理の並列処理効率を高め、パイプライ
ン処理を行なうコンピュータの処理速度を向上させるこ
とができるパイプライン制御方式を提供することにある
。
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するために、この発明は、少なくとも命
令の実行処理と実効アドレスの算出を並行して行なうパ
イプライン制御方式にして、実行段階にある命令を格納
保持する第１格納保持手段と、実効アドレスを算出する
段階にある命令を格納保持する第２１８納保持手段と、
命令の実行処理及び実効アドレス算出時に使用される情
報を格納保持する第３格納保持手段と、前記第２格納保
持手段に格納保持された命令の実効アドレスヲ算出する
実効アドレス算出手段と、前記第１Ｆ８納保持手段に格
納保持された命令の実行時に使用される情報を前記第３
格納保持手段の中から選択指定する情報と前記第２格納
保持手段に格納保持された命令の実効アドレス算出時に
使用される情報を前記第３格納保持手段の中から選択指
定する情報とを比較する比較手段と、命令中のバイブラ
イン制御領域の情報及び比較手段の比較結果にしたがっ
て前記実効アドレス算出手段を制御する制御手段とから
構成される。
令の実行処理と実効アドレスの算出を並行して行なうパ
イプライン制御方式にして、実行段階にある命令を格納
保持する第１格納保持手段と、実効アドレスを算出する
段階にある命令を格納保持する第２１８納保持手段と、
命令の実行処理及び実効アドレス算出時に使用される情
報を格納保持する第３格納保持手段と、前記第２格納保
持手段に格納保持された命令の実効アドレスヲ算出する
実効アドレス算出手段と、前記第１Ｆ８納保持手段に格
納保持された命令の実行時に使用される情報を前記第３
格納保持手段の中から選択指定する情報と前記第２格納
保持手段に格納保持された命令の実効アドレス算出時に
使用される情報を前記第３格納保持手段の中から選択指
定する情報とを比較する比較手段と、命令中のバイブラ
イン制御領域の情報及び比較手段の比較結果にしたがっ
て前記実効アドレス算出手段を制御する制御手段とから
構成される。
（作用）
この発明のパイプライン制御方式においては、実行段階
にある命令（先行命令）と実効アドレスを算出する段階
にある命令（後続命令）とがそれぞれ使用する情報が一
致して、命令中のパイプライン制御領域の情報が先行命
令の実行部に使用される情報が変化しないことを示して
いる場合に、先行命令の実行処理と後続命令の実効アド
レスの算出を並行して行なうようにした。
にある命令（先行命令）と実効アドレスを算出する段階
にある命令（後続命令）とがそれぞれ使用する情報が一
致して、命令中のパイプライン制御領域の情報が先行命
令の実行部に使用される情報が変化しないことを示して
いる場合に、先行命令の実行処理と後続命令の実効アド
レスの算出を並行して行なうようにした。
（実施例）
以下、図面を用いてこの発明の一実施例を説明する。
第１図は、この発明の一実施例に係るパイプライン制御
方式の構成を示ずブロック図であり、同図に示ずパイプ
ライン制御方式は、実行処理しようとする命令に、この
命令の実行時に使用するレジスタの内容が命令の実行時
に変化するか否かを示ずバイブライン制′ｍ領域（以下
ｒＰＣＰＣフイールド呼ぶ）を設け、このフィールドの
情報に基づいて後続命令の実効アドレス算出を先行命令
の実行と並行して行なうようにしている。
方式の構成を示ずブロック図であり、同図に示ずパイプ
ライン制御方式は、実行処理しようとする命令に、この
命令の実行時に使用するレジスタの内容が命令の実行時
に変化するか否かを示ずバイブライン制′ｍ領域（以下
ｒＰＣＰＣフイールド呼ぶ）を設け、このフィールドの
情報に基づいて後続命令の実効アドレス算出を先行命令
の実行と並行して行なうようにしている。
第１図に示すように、この実施例におけるパイプライン
制御方式は、第１命令レジスタ１．第２命令レジスタ３
．レジスタファイル５．比較器１１、制御回路１３．実
効アドレス算出部１５を有している。
制御方式は、第１命令レジスタ１．第２命令レジスタ３
．レジスタファイル５．比較器１１、制御回路１３．実
効アドレス算出部１５を有している。
比較器７は、第１命令レジスタ１に格納される先行命令
が実行される際に使用されるレジスタを指定するＲｅｑ
１フィールドの情報と、第２命令レジスタ３に格納保持
される後続命令の実効アドレスが算出される際に使用さ
れるレジスタを指定するＲｅ（１２フイールドの情報と
を比較するものである。
が実行される際に使用されるレジスタを指定するＲｅｑ
１フィールドの情報と、第２命令レジスタ３に格納保持
される後続命令の実効アドレスが算出される際に使用さ
れるレジスタを指定するＲｅ（１２フイールドの情報と
を比較するものである。
比較結果において、先行命令のＲｅ（１１フイールドの
情報と後続命令のＲｅｏ２フィールドの情報とが一致し
た場合には、比較器７は一致信号を制御回路１３に供給
する。一方、８０ｇ１フイールドの情報とＲｅｖ２フィ
ールドの情報とが一致しない場合には、比較器７は不一
致信号を制御回路１３に供給する。
情報と後続命令のＲｅｏ２フィールドの情報とが一致し
た場合には、比較器７は一致信号を制御回路１３に供給
する。一方、８０ｇ１フイールドの情報とＲｅｖ２フィ
ールドの情報とが一致しない場合には、比較器７は不一
致信号を制御回路１３に供給する。
制御回路１３は、第１命令レジスタ１に格納保持された
先行命令のＰＣフィールドの情報と、比較器１１から供
給される信号とに基づいて、実効アドレスの算出を指令
する指令信号を実効アドレス算出部９に供給するもので
ある。
先行命令のＰＣフィールドの情報と、比較器１１から供
給される信号とに基づいて、実効アドレスの算出を指令
する指令信号を実効アドレス算出部９に供給するもので
ある。
すなわち、制御回路１３は、不一致信号が比較２１１１
から与えられた場合には、指令信号を実効アドレス算出
部９に供給する。一方、制御回路１３は、一致信号が比
較器７から与えられた場合には、第１命令レジスタ１に
格納保持された先行命令のＰＣフィールドの情報にした
がって指令信号を出力する。
から与えられた場合には、指令信号を実効アドレス算出
部９に供給する。一方、制御回路１３は、一致信号が比
較器７から与えられた場合には、第１命令レジスタ１に
格納保持された先行命令のＰＣフィールドの情報にした
がって指令信号を出力する。
このような場合にあって、先行命令のＰＣフィールドの
情報が、この命令の実行により使用されるレジスタの内
容が変化しないことを示している場合は、指令信号は制
御回路１３から実効アドレスは出品９に供給される。先
行命令のＰＣフィールドの情報が、この命令の実行によ
り使用されるレジスタの内容が変化することを示してい
る場合には、指令信号は制御回路１３から実効アドレス
算出部９に供給されない。
情報が、この命令の実行により使用されるレジスタの内
容が変化しないことを示している場合は、指令信号は制
御回路１３から実効アドレスは出品９に供給される。先
行命令のＰＣフィールドの情報が、この命令の実行によ
り使用されるレジスタの内容が変化することを示してい
る場合には、指令信号は制御回路１３から実効アドレス
算出部９に供給されない。
実効アドレス算出部９は、第２＠令レジスタ３に格納保
持される後続命令の実効アドレスを算出する。すなわち
、実効アドレス綽出品っけ、指令信号が制御回路１３か
ら与えられると、後続命令のＲｅｏ２フィールドの情報
によりレジスタファイル５の中から選択指定されたレジ
スタを用いて、後続命令の実効アドレスを算出する。
持される後続命令の実効アドレスを算出する。すなわち
、実効アドレス綽出品っけ、指令信号が制御回路１３か
ら与えられると、後続命令のＲｅｏ２フィールドの情報
によりレジスタファイル５の中から選択指定されたレジ
スタを用いて、後続命令の実効アドレスを算出する。
以上説明したように、この実施例は構成されており、次
にこの実施例の作用を説明する。
にこの実施例の作用を説明する。
先行命令が第１命令レジスタ１に格納保持されるととも
に、先行命令のＲｅｏ１フィールドの情報と、後続命令
のＲｅａ２フィールドの情報とが比較器７により比較さ
れる。
に、先行命令のＲｅｏ１フィールドの情報と、後続命令
のＲｅａ２フィールドの情報とが比較器７により比較さ
れる。
この比較結果において、先行命令が使用するレジスタと
後続命令が使用するレジスタとが一致しない場合には、
不一致信号が比較器７から制御回路１３に供給される。
後続命令が使用するレジスタとが一致しない場合には、
不一致信号が比較器７から制御回路１３に供給される。
制御回路１３はこの不一致信号を受けて、指令信号を実
効アドレス算出部９に供給する。実効アドレス算出部９
はこの指令信号を受けて、後続命令の実効アドレスが後
続命令のＲｅｇ２フィールドの情報によりレジスタファ
イル５の中から選択されたレジスタを用いて算出される
。さらにこの実効アドレスの算出と並行して、先行命令
はＲ１３０１フイールドの情報よりレジスタファイル５
の中から選択されたレジスタを用いて実行処理される。
効アドレス算出部９に供給する。実効アドレス算出部９
はこの指令信号を受けて、後続命令の実効アドレスが後
続命令のＲｅｇ２フィールドの情報によりレジスタファ
イル５の中から選択されたレジスタを用いて算出される
。さらにこの実効アドレスの算出と並行して、先行命令
はＲ１３０１フイールドの情報よりレジスタファイル５
の中から選択されたレジスタを用いて実行処理される。
比較結果において、先行命令が使用するレジスタと後続
命令が使用するレジスタとが一致した場合には、一致信
号が比較器７から制御回路１３に供給される。制御回路
１３はこの一致信号を受けて、先行命令のＰＣフィール
ドの情報が、先行命令の実行より先行命令の使用するレ
ジスタの内容が変化することを示している場合は、指令
信号は実効アドレス算出部９に供給されない。
命令が使用するレジスタとが一致した場合には、一致信
号が比較器７から制御回路１３に供給される。制御回路
１３はこの一致信号を受けて、先行命令のＰＣフィール
ドの情報が、先行命令の実行より先行命令の使用するレ
ジスタの内容が変化することを示している場合は、指令
信号は実効アドレス算出部９に供給されない。
このため、先行命令がそのＲｅ（ＩＩフィールドの情報
によりレジスタファイル５の中から選択されたレジスタ
を用いて実行処理され、使用したレジスタの内容が確定
した後、後続命令の実効アドレスが先行命令の実行処理
の際に使用されたレジスタと同じレジスタを用いて、実
効アドレス鋒出品９において算出される。
によりレジスタファイル５の中から選択されたレジスタ
を用いて実行処理され、使用したレジスタの内容が確定
した後、後続命令の実効アドレスが先行命令の実行処理
の際に使用されたレジスタと同じレジスタを用いて、実
効アドレス鋒出品９において算出される。
一方、一致信号が制御回路１３に供給されて、先行命令
のＰＣフィールドの情報が、先行命令の実行により先行
命令の使用するレジスタの内容が変化しないことを示し
ている場合には、指令信号が制御回路１３から実効アド
レス算出部９に供給される。これにより、後続命令の実
効アドレスは、Ｒｅａ２フィールドの情報によりレジス
タファイル５の中から選択されたレジスタを用いて算出
される。さらに、これと並行して、先行命令は後続命令
の実効アドレスを算出する際に用いられると同じレジス
タが用いられて実行処理される。
のＰＣフィールドの情報が、先行命令の実行により先行
命令の使用するレジスタの内容が変化しないことを示し
ている場合には、指令信号が制御回路１３から実効アド
レス算出部９に供給される。これにより、後続命令の実
効アドレスは、Ｒｅａ２フィールドの情報によりレジス
タファイル５の中から選択されたレジスタを用いて算出
される。さらに、これと並行して、先行命令は後続命令
の実効アドレスを算出する際に用いられると同じレジス
タが用いられて実行処理される。
例えば、バイブライン処理により実行される様械語プロ
グラムにおいて、ＣＭＰ Ａ、０１Ｈの命令（以下「
命令く１〉］と呼ぶ）が、先行命令として第１命令レジ
スタ１に格納保持され、ＭＯＶＥ Ｂ、［Ａ＋０２８
］の命令（以下「命令く２＞Ｊと呼ぶ）が命令〈７〉の
後Ｍ：全命令して第２命令レジスタ３に格納保持された
とする。ここで、命令〈１〉は、「８ビツトの情報を格
納保持するレジスタＡの内容と数値０１１（（１６進数
表現）とを比較して、フラグをセットする」という命令
であり、命令く２〉は、［レジスタＡの内容と数１直０
２Ｈ（１６進数表現）とを加口した値をアドレスとして
メモリから８ビツトの情報を読出して、この読出した情
報をレジスタＢに格納保持するＪという命令である。
グラムにおいて、ＣＭＰ Ａ、０１Ｈの命令（以下「
命令く１〉］と呼ぶ）が、先行命令として第１命令レジ
スタ１に格納保持され、ＭＯＶＥ Ｂ、［Ａ＋０２８
］の命令（以下「命令く２＞Ｊと呼ぶ）が命令〈７〉の
後Ｍ：全命令して第２命令レジスタ３に格納保持された
とする。ここで、命令〈１〉は、「８ビツトの情報を格
納保持するレジスタＡの内容と数値０１１（（１６進数
表現）とを比較して、フラグをセットする」という命令
であり、命令く２〉は、［レジスタＡの内容と数１直０
２Ｈ（１６進数表現）とを加口した値をアドレスとして
メモリから８ビツトの情報を読出して、この読出した情
報をレジスタＢに格納保持するＪという命令である。
このような命令をパイプライン処理する場合には、命令
く１〉で使用されるレジスタ（レジスタＡ）と命令〈２
〉の実効アドレスを算出するために使用されるレジスタ
（レジスタＡ）とは同一であり、さらに、命令〈１〉の
実行においてレジスタＡの内容は変化しない。このため
、命令く１〉の実行処理と命令〈２〉の実効アドレス算
出とは、第２図に示すように、並行して行なわれること
になる。
く１〉で使用されるレジスタ（レジスタＡ）と命令〈２
〉の実効アドレスを算出するために使用されるレジスタ
（レジスタＡ）とは同一であり、さらに、命令〈１〉の
実行においてレジスタＡの内容は変化しない。このため
、命令く１〉の実行処理と命令〈２〉の実効アドレス算
出とは、第２図に示すように、並行して行なわれること
になる。
したがって、命令〈２〉の実効アドレスの算出は、命令
〈１〉の実行終了を待たずに行なわれることになり、命
令く２〉の実行処理が、第４図に示した従来例に比べて
早く終了させることができる。
〈１〉の実行終了を待たずに行なわれることになり、命
令く２〉の実行処理が、第４図に示した従来例に比べて
早く終了させることができる。
［発明の効果］
以上説明したように、この発明によれば、先行命令の実
行時と後続命令の実効アドレス算出時にそれぞれ使用さ
れる情報が一致して、先行命令の実行時に先行命令が使
用する情報が変化しない場合に、先行命令の実行処理と
後続命令の実効アドレス算出とを並行して行なうように
したので、先行命令の実行終了を持たずに後続命令の実
効アドレスの算出が可能となる。この結果、パイプライ
ン処理の並列処理効率を高め、パイプライン処理を行な
うコンピュータの処理速度を向上させることができる。
行時と後続命令の実効アドレス算出時にそれぞれ使用さ
れる情報が一致して、先行命令の実行時に先行命令が使
用する情報が変化しない場合に、先行命令の実行処理と
後続命令の実効アドレス算出とを並行して行なうように
したので、先行命令の実行終了を持たずに後続命令の実
効アドレスの算出が可能となる。この結果、パイプライ
ン処理の並列処理効率を高め、パイプライン処理を行な
うコンピュータの処理速度を向上させることができる。
第１図はこの発明の一実施例に係るバイブライン制御方
式の構成を示すブロック図、第２図は第１図の動作説明
図、第３図はバイブライン制御方式の一従来格成を示す
ブロック図、第４図は第３図の動作説明図である。 （図の主要な部分を表ねり符号の説明）１・・・第１命
令レジスタ ３・・・第２命令レジスタ ５・・・レジスタファイル ７・・・比較器 ９・・・実効アドレス算出部 １３・・・制御回路
式の構成を示すブロック図、第２図は第１図の動作説明
図、第３図はバイブライン制御方式の一従来格成を示す
ブロック図、第４図は第３図の動作説明図である。 （図の主要な部分を表ねり符号の説明）１・・・第１命
令レジスタ ３・・・第２命令レジスタ ５・・・レジスタファイル ７・・・比較器 ９・・・実効アドレス算出部 １３・・・制御回路
Claims (1)
- 少なくとも命令の実行処理と実効アドレスの算出を並行
して行なうパイプライン制御方式にして、実行段階にあ
る命令を格納保持する第１格納保持手段と、実効アドレ
スを算出する段階にある命令を格納保持する第２格納保
持手段と、命令の実行処理及び実効アドレス算出時に使
用される情報を格納保持する第３格納保持手段と、前記
第２格納保持手段に格納保持された命令の実効アドレス
を算出する実効アドレス算出手段と、前記第１格納保持
手段に格納保持された命令の実行時に使用される情報を
前記第３格納保持手段の中から選択指定する情報と前記
第２格納保持手段に格納保持された命令の実効アドレス
算出時に使用される情報を前記第３格納保持手段の中か
ら選択指定する情報とを比較する比較手段と、命令中の
パイプライン制御領域の情報及び比較手段の比較結果に
したがつて前記実効アドレス算出手段を制御する制御手
段とを有することを特徴とするパイプライン制御方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289031A JPH07101385B2 (ja) | 1986-12-05 | 1986-12-05 | 情報処理装置 |
| US07/128,795 US4901236A (en) | 1986-12-05 | 1987-12-04 | Pipeline controlling system to increase effective address calculation performance |
| DE87117955T DE3787789T2 (de) | 1986-12-05 | 1987-12-04 | Fliessbandsteuerungssystem. |
| EP87117955A EP0270125B1 (en) | 1986-12-05 | 1987-12-04 | Pipeline controlling system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289031A JPH07101385B2 (ja) | 1986-12-05 | 1986-12-05 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63142431A true JPS63142431A (ja) | 1988-06-14 |
| JPH07101385B2 JPH07101385B2 (ja) | 1995-11-01 |
Family
ID=17737930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61289031A Expired - Lifetime JPH07101385B2 (ja) | 1986-12-05 | 1986-12-05 | 情報処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4901236A (ja) |
| EP (1) | EP0270125B1 (ja) |
| JP (1) | JPH07101385B2 (ja) |
| DE (1) | DE3787789T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0766324B2 (ja) * | 1988-03-18 | 1995-07-19 | 三菱電機株式会社 | データ処理装置 |
| JPH0769806B2 (ja) * | 1988-10-14 | 1995-07-31 | 三菱電機株式会社 | データ処理装置 |
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| US5249280A (en) * | 1990-07-05 | 1993-09-28 | Motorola, Inc. | Microcomputer having a memory bank switching apparatus for accessing a selected memory bank in an external memory |
| JP3435267B2 (ja) * | 1995-11-07 | 2003-08-11 | 株式会社東芝 | マイクロプロセッサ及びそのロードアドレス予想方法 |
| JP2001229678A (ja) | 1999-12-07 | 2001-08-24 | Toshiba Corp | 半導体記憶装置 |
| US8725991B2 (en) * | 2007-09-12 | 2014-05-13 | Qualcomm Incorporated | Register file system and method for pipelined processing |
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| JPS57114949A (en) * | 1981-01-05 | 1982-07-17 | Nec Corp | Data processor |
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Family Cites Families (2)
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|---|---|---|---|---|
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| AU553416B2 (en) * | 1984-02-24 | 1986-07-17 | Fujitsu Limited | Pipeline processing |
-
1986
- 1986-12-05 JP JP61289031A patent/JPH07101385B2/ja not_active Expired - Lifetime
-
1987
- 1987-12-04 DE DE87117955T patent/DE3787789T2/de not_active Expired - Fee Related
- 1987-12-04 EP EP87117955A patent/EP0270125B1/en not_active Expired - Lifetime
- 1987-12-04 US US07/128,795 patent/US4901236A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5318931A (en) * | 1976-08-06 | 1978-02-21 | Hitachi Ltd | Information processor |
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Also Published As
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| DE3787789D1 (de) | 1993-11-18 |
| EP0270125B1 (en) | 1993-10-13 |
| DE3787789T2 (de) | 1994-04-14 |
| US4901236A (en) | 1990-02-13 |
| EP0270125A3 (en) | 1990-03-28 |
| JPH07101385B2 (ja) | 1995-11-01 |
| EP0270125A2 (en) | 1988-06-08 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |