JPS6042492B2 - 処理フェ−ズ実行制御方式 - Google Patents
処理フェ−ズ実行制御方式Info
- Publication number
- JPS6042492B2 JPS6042492B2 JP16750480A JP16750480A JPS6042492B2 JP S6042492 B2 JPS6042492 B2 JP S6042492B2 JP 16750480 A JP16750480 A JP 16750480A JP 16750480 A JP16750480 A JP 16750480A JP S6042492 B2 JPS6042492 B2 JP S6042492B2
- Authority
- JP
- Japan
- Prior art keywords
- processing
- phase
- memory
- amount
- phases
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Devices For Executing Special Programs (AREA)
Description
【発明の詳細な説明】
本発明は処理フェーズ実行制御方式に関し、特に、処
理フェーズをあらかじめ複数の部分処理フェーズに分割
して外部記憶装置に格納しておき、その実行時に順次主
記憶へ転送するデータ処理システムにおいて、複数の部
分処理フェーズを統合した処理フェーズを用意し、主記
憶上の使用可能なメモリ量の大きさに応じて、部分処理
フェーズまたは統合処理フェーズのいずれかを実行する
ようにした処理フェーズ実行制御方式に関する。
理フェーズをあらかじめ複数の部分処理フェーズに分割
して外部記憶装置に格納しておき、その実行時に順次主
記憶へ転送するデータ処理システムにおいて、複数の部
分処理フェーズを統合した処理フェーズを用意し、主記
憶上の使用可能なメモリ量の大きさに応じて、部分処理
フェーズまたは統合処理フェーズのいずれかを実行する
ようにした処理フェーズ実行制御方式に関する。
コンパイラ等の大規模な処理プログラムにおいて、処
理過程の一段階（フェーズ）のロードモジュールサイズ
が設計上の最小必要記憶量を超える場合、従来方式にお
いては、フェーズを複数に分割し、中間テキストを各フ
ェーズに順次に処理させるいわゆるバス分けの方法を採
用することにより解決していた。 コンパイラのコード
生成フェーズを例にとつて説明する。
理過程の一段階（フェーズ）のロードモジュールサイズ
が設計上の最小必要記憶量を超える場合、従来方式にお
いては、フェーズを複数に分割し、中間テキストを各フ
ェーズに順次に処理させるいわゆるバス分けの方法を採
用することにより解決していた。 コンパイラのコード
生成フェーズを例にとつて説明する。
いま、あるコンパイラのコード生成フェーズが命令Ａ、
Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈのコード生成処理を行うと
する。各命令のコード生成ルーチンはそれぞれ２０ＫＢ
の大きさを必要とすると仮定し、このコンパイラの最小
必要記憶量の設計量は１処理フェーズの大きさが４０Ｋ
Ｂとなつているとする。このとき、コード生成フェーズ
は第１図に示すように４つに分割され、順次に実行され
る。 すなわち、まずフェーズ１がメモリ（主記憶）上
にロードされ、命令Ａ、Ｂの処理を行い、中間テキスト
を外部記憶に書き出す。
Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈのコード生成処理を行うと
する。各命令のコード生成ルーチンはそれぞれ２０ＫＢ
の大きさを必要とすると仮定し、このコンパイラの最小
必要記憶量の設計量は１処理フェーズの大きさが４０Ｋ
Ｂとなつているとする。このとき、コード生成フェーズ
は第１図に示すように４つに分割され、順次に実行され
る。 すなわち、まずフェーズ１がメモリ（主記憶）上
にロードされ、命令Ａ、Ｂの処理を行い、中間テキスト
を外部記憶に書き出す。
次にフェーズ２がメモリ上にロードされ、フェーズ１が
書き出した中間テキストを読み込み、命令Ｃ、Ｄの処理
を行い、中間テキストを外部記憶に書き出す。以下同様
にフェーズ３、フェーズ４がロードされる。 これによ
れば、一時に１フェーズ（大きさ４０ＫＢ）がロードさ
れるだけなので、４０ＫＢのメモリさえあれば命令Ａ−
Ｈの処理ができることになる。以上が従来技術である。
ところで、上記方法では、仮にメモリが４０ＫＢよりず
つと多く（例えば１６０ＫＢ）与えられたとしても、や
はり４つのフェーズが順にロードされ、中間テキストの
読み書きが４回ずつ行われることに変りなく、処理時間
は短縮されない。
書き出した中間テキストを読み込み、命令Ｃ、Ｄの処理
を行い、中間テキストを外部記憶に書き出す。以下同様
にフェーズ３、フェーズ４がロードされる。 これによ
れば、一時に１フェーズ（大きさ４０ＫＢ）がロードさ
れるだけなので、４０ＫＢのメモリさえあれば命令Ａ−
Ｈの処理ができることになる。以上が従来技術である。
ところで、上記方法では、仮にメモリが４０ＫＢよりず
つと多く（例えば１６０ＫＢ）与えられたとしても、や
はり４つのフェーズが順にロードされ、中間テキストの
読み書きが４回ずつ行われることに変りなく、処理時間
は短縮されない。
すなわち余分のメモリが有効に利用されないという欠点
がある。本発明は上記問題点を解決し、メモリを有効に
利用するとともに、処理時間を短縮できるようにするこ
とを目的とし、そしてそのため本発明は、処理フェーズ
をあらかじめ複数の部分処理フェーズに分割して外部記
憶装置に格納しておき、その実行時に順次主記憶に転送
するデータ処理システムにおいて、上記外部記憶装置に
上記分割された複数の処理フェーズを統合した処理フェ
ーズを用意するとともに、上記分割された複数の処理フ
ェーズを順次実行させる手段と、上記統合された処理フ
ェーズを実行させる手段と、上記各処理フェーズのサイ
ズ・パラメータを保持するサイズ・パラメータ保持手段
と、主記憶上の使用可能なメモリ量を検出するメモリ量
検出手段と、上記サイズ・パラメータと上記主記憶上の
使用可能なメモリ量との比較を行ない上記複数の処理フ
ェーズを順次実行させる手段と、上記統合された処理フ
ェーズを実行させる手段のいずれかを起動するメモリ量
判定手段とをそなえ、主記憶上の使用可能なメモリ量の
大きさに応じて処理フェーズの実行方法を可変に制御す
ることを特徴とする。
がある。本発明は上記問題点を解決し、メモリを有効に
利用するとともに、処理時間を短縮できるようにするこ
とを目的とし、そしてそのため本発明は、処理フェーズ
をあらかじめ複数の部分処理フェーズに分割して外部記
憶装置に格納しておき、その実行時に順次主記憶に転送
するデータ処理システムにおいて、上記外部記憶装置に
上記分割された複数の処理フェーズを統合した処理フェ
ーズを用意するとともに、上記分割された複数の処理フ
ェーズを順次実行させる手段と、上記統合された処理フ
ェーズを実行させる手段と、上記各処理フェーズのサイ
ズ・パラメータを保持するサイズ・パラメータ保持手段
と、主記憶上の使用可能なメモリ量を検出するメモリ量
検出手段と、上記サイズ・パラメータと上記主記憶上の
使用可能なメモリ量との比較を行ない上記複数の処理フ
ェーズを順次実行させる手段と、上記統合された処理フ
ェーズを実行させる手段のいずれかを起動するメモリ量
判定手段とをそなえ、主記憶上の使用可能なメモリ量の
大きさに応じて処理フェーズの実行方法を可変に制御す
ることを特徴とする。
以下、本発明を図面により説明する。
第２図は本発明による処理方式を説明する図てある。本
発明では第２図に示すように従来の処理経路と並行して
新たな処理経路を設け、全部の命令処理ルーチンを結合
したフェーズを実行させることにより全命令の処理を１
回の読み書きで行うことを可能にする。この新たなフェ
ーズは、例えば１６０ＫＢの大きさを持つので、処理の
前に判定を入れ、処理フェーズに与えられたメモリ量が
１６０ＫＢ以上であれば新たなフェーズを実行し、そう
でなければ従来の４つのフェーズを順に実行するように
制御を行う。これによれば、メモリが１６０ＫＢ以上与
えられたとき、フェーズ５がロードされ１バスで全命令
の処理を行うので、フェーズのロード回数が４回から１
回、中間テキストの読み書きの回数が４回ずつから１回
ずつに減少し、処理時間が大幅に短縮される。
発明では第２図に示すように従来の処理経路と並行して
新たな処理経路を設け、全部の命令処理ルーチンを結合
したフェーズを実行させることにより全命令の処理を１
回の読み書きで行うことを可能にする。この新たなフェ
ーズは、例えば１６０ＫＢの大きさを持つので、処理の
前に判定を入れ、処理フェーズに与えられたメモリ量が
１６０ＫＢ以上であれば新たなフェーズを実行し、そう
でなければ従来の４つのフェーズを順に実行するように
制御を行う。これによれば、メモリが１６０ＫＢ以上与
えられたとき、フェーズ５がロードされ１バスで全命令
の処理を行うので、フェーズのロード回数が４回から１
回、中間テキストの読み書きの回数が４回ずつから１回
ずつに減少し、処理時間が大幅に短縮される。
すなわち余分に与えられたメモリを有効に利用できる。
ここで、例えばフェーズ１中の命令Ａの処理ルーチンと
フェーズ５中の命令Ａの処理ルーチンとは全く同じもの
が使える。
ここで、例えばフェーズ１中の命令Ａの処理ルーチンと
フェーズ５中の命令Ａの処理ルーチンとは全く同じもの
が使える。
従つてフェーズ５の各処理ルーチンはフェーズ１〜４中
のルーチンと共通に開発でき、作成の手間もそれほど増
えないで済む。以下、本発明の動作を実施例により説明
する。
のルーチンと共通に開発でき、作成の手間もそれほど増
えないで済む。以下、本発明の動作を実施例により説明
する。
第３図は本発明による実施例のデータ処理装置の機能ブ
ロック図であり、図中、１は処理フェーズを格納する外
部記憶装置、２〜５は部分処理フェーズであり、２は命
令Ａ，Ｂを処理するためのフェーズ、３は命令Ｃ，Ｄを
処理するためのフェーズ、４は命令Ｅ，Ｆを処理するた
めのフェーズ、５は命令Ｇ，Ｈを処理するためのフェー
ズ、６は命令Ａ−Ｈを処理するための統合されたフェー
ズ、７は分割された処理フェーズを順次実行させ・る実
行制御手段、８は統合された処理フェーズを実行させる
実行制御手段、９は処理フェーズの使用可能なメモリ量
を検出する手段、１０はサイズ・パラメータ保持部、１
１は使用可能なメモリ量が閾値以上である否かを判定す
る手段、１２に主記憶内における処理フェーズ格納部、
１３は処理フェーズの入出力データを格納する外部記憶
装置である。第３図においてサイズ・パラメータ保持部
１０には、外部記憶装置１内の各処理フェーズ２〜６の
サイズすなわちメモリ容量の大きさを示すパラメータが
あらかじめ設定されている。
ロック図であり、図中、１は処理フェーズを格納する外
部記憶装置、２〜５は部分処理フェーズであり、２は命
令Ａ，Ｂを処理するためのフェーズ、３は命令Ｃ，Ｄを
処理するためのフェーズ、４は命令Ｅ，Ｆを処理するた
めのフェーズ、５は命令Ｇ，Ｈを処理するためのフェー
ズ、６は命令Ａ−Ｈを処理するための統合されたフェー
ズ、７は分割された処理フェーズを順次実行させ・る実
行制御手段、８は統合された処理フェーズを実行させる
実行制御手段、９は処理フェーズの使用可能なメモリ量
を検出する手段、１０はサイズ・パラメータ保持部、１
１は使用可能なメモリ量が閾値以上である否かを判定す
る手段、１２に主記憶内における処理フェーズ格納部、
１３は処理フェーズの入出力データを格納する外部記憶
装置である。第３図においてサイズ・パラメータ保持部
１０には、外部記憶装置１内の各処理フェーズ２〜６の
サイズすなわちメモリ容量の大きさを示すパラメータが
あらかじめ設定されている。
そして、図示しない制御手段により、命令Ａから命令Ｈ
までのコード生成処理を実行するよう指示されたとき、
まずメモリ量検出手段９が起動される。メモリ量検出手
段９は、主記憶内の処理フェーズ格納部１２の大きさを
示す情報を保持する図示しない記憶手段を参照すること
によつて処理フェーズ格納部１２の大きさを検出する。
なお、処理フェーズ格納部１２の大きさは一定ではなく
、データ処理装置における各種処理の進行につれて、可
変に設定される。メモリ量検出手段９は、判定手段１１
を起動するとともに、上記検出したメモリ量情報を判定
手段１１へ送出する。起動された判定手段１１は、メモ
リ量検出手段９によつて検出されたメモリ量情報とサイ
ズ・パラメータ保持部１０に保持されているサイズ・パ
ラメータとを比較する。なお、判定手段１１では統合さ
れた処理フェーズ６のサイズと図示しない常駐制御フェ
ーズのサイズとを加えたサイズを閾値とし、この閾値と
上記メモリ量情報とを比較するようにする。そして、上
記メモリ量情報が閾値未満を示しているとき、判定手段
１１は実行制御手段７を起動する。また上記メモリ量情
報が閾値以上を示しているとき、判定手段１１は実行制
御手段８を起動する。実行制御手段７が起動されたとき
、当該実行制御手段７は、分割された処理フェーズ２〜
５を順次実行させる。すなわち、まず、処理フェーズ２
を処理フェーズ格納部１２へ転送し、これを実行させる
。処理フェーズ２は、この結果を外部記憶装置１３へ戻
す。次に処理フェーズ３を処理フェーズ格納部１２へ転
送し、上記と同様にして実行させる。以下、同様にして
処理フェーズ５までの実行が行なわれる。一方、実行制
御手段８が起動されたとき、当該実行制御手段８は、統
合された処理フェーズ６を処理フェーズ格納部１２へ転
送し、これを実行させる。実行終了後、その結果は外部
記憶装置１３へ戻される。第４図は主記憶の状態を説明
する図であり、図中、Ａはメモリ量が閾値未満の場合を
示し、Ｂはメモリ量が閾値以上の場合を示す。
までのコード生成処理を実行するよう指示されたとき、
まずメモリ量検出手段９が起動される。メモリ量検出手
段９は、主記憶内の処理フェーズ格納部１２の大きさを
示す情報を保持する図示しない記憶手段を参照すること
によつて処理フェーズ格納部１２の大きさを検出する。
なお、処理フェーズ格納部１２の大きさは一定ではなく
、データ処理装置における各種処理の進行につれて、可
変に設定される。メモリ量検出手段９は、判定手段１１
を起動するとともに、上記検出したメモリ量情報を判定
手段１１へ送出する。起動された判定手段１１は、メモ
リ量検出手段９によつて検出されたメモリ量情報とサイ
ズ・パラメータ保持部１０に保持されているサイズ・パ
ラメータとを比較する。なお、判定手段１１では統合さ
れた処理フェーズ６のサイズと図示しない常駐制御フェ
ーズのサイズとを加えたサイズを閾値とし、この閾値と
上記メモリ量情報とを比較するようにする。そして、上
記メモリ量情報が閾値未満を示しているとき、判定手段
１１は実行制御手段７を起動する。また上記メモリ量情
報が閾値以上を示しているとき、判定手段１１は実行制
御手段８を起動する。実行制御手段７が起動されたとき
、当該実行制御手段７は、分割された処理フェーズ２〜
５を順次実行させる。すなわち、まず、処理フェーズ２
を処理フェーズ格納部１２へ転送し、これを実行させる
。処理フェーズ２は、この結果を外部記憶装置１３へ戻
す。次に処理フェーズ３を処理フェーズ格納部１２へ転
送し、上記と同様にして実行させる。以下、同様にして
処理フェーズ５までの実行が行なわれる。一方、実行制
御手段８が起動されたとき、当該実行制御手段８は、統
合された処理フェーズ６を処理フェーズ格納部１２へ転
送し、これを実行させる。実行終了後、その結果は外部
記憶装置１３へ戻される。第４図は主記憶の状態を説明
する図であり、図中、Ａはメモリ量が閾値未満の場合を
示し、Ｂはメモリ量が閾値以上の場合を示す。
なお、Ａにおいて、横方向はメモリ量の大きさを示すも
のではなく、記憶内容の変化を示すものである。以上説
明したように本発明によれば、バス分けした各フェーズ
の機能を統合したフェーズを新たに設け、与えられた記
憶量が最小必要記憶量かそれをやや上回る程度であると
きは、従来通りバス分けした各フェーズが順次に動作し
、複数バスで処理を行なうようにし、与えられた記憶量
が最小”必要記憶量を十分上回るときは、統合されたフ
ェーズが動作し、より少ないバス数で処理を行なうこと
ができるようにしたので、これにより十分な記憶量を与
えたときにバスの数が減少し、処理速度を向上させるこ
とができる。
のではなく、記憶内容の変化を示すものである。以上説
明したように本発明によれば、バス分けした各フェーズ
の機能を統合したフェーズを新たに設け、与えられた記
憶量が最小必要記憶量かそれをやや上回る程度であると
きは、従来通りバス分けした各フェーズが順次に動作し
、複数バスで処理を行なうようにし、与えられた記憶量
が最小”必要記憶量を十分上回るときは、統合されたフ
ェーズが動作し、より少ないバス数で処理を行なうこと
ができるようにしたので、これにより十分な記憶量を与
えたときにバスの数が減少し、処理速度を向上させるこ
とができる。
第１図は従来の分割処理を示す図、第２図は本発明によ
る処理方式を説明する図、第３図は本発明による実施例
のデータ処理装置の機能ブロック図、第４図は主記憶の
状態を説明する図である。
る処理方式を説明する図、第３図は本発明による実施例
のデータ処理装置の機能ブロック図、第４図は主記憶の
状態を説明する図である。
Claims (1)
- １ 処理フェーズをあらかじめ複数の部分処理フェーズ
に分割して外部記憶装置に格納しておき、その実行時に
順次主記憶へ転送するデータ処理システムにおいて、上
記外部記憶装置に上記分割された複数の処理フェーズを
統合した処理フェーズを用意するとともに、上記分割さ
れた複数の処理フェーズを順次実行させる手段と、上記
統合された処理フェーズを実行させる手段と、上記各処
理フェーズのサイズ・パラメータを保持するサイズ・パ
ラメータ保持手段と、主記憶上の使用可能なメモリ量を
検出するメモリ量検出手段と、上記サイズ・パラメータ
と上記主記憶上の使用可能なメモリ量と比較を行ない、
上記複数の処理フェーズを順次実行させる手段と、上記
統合された処理フェーズを実行させる手段のいずれかを
起動するメモリ量判定手段とをそなえ、主記憶上の使用
可能なメモリ量の大きさに応じて処理フェーズの実行方
法を可変に制御することを特徴とする処理フェーズ実行
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16750480A JPS6042492B2 (ja) | 1980-11-28 | 1980-11-28 | 処理フェ−ズ実行制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16750480A JPS6042492B2 (ja) | 1980-11-28 | 1980-11-28 | 処理フェ−ズ実行制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5790758A JPS5790758A (en) | 1982-06-05 |
| JPS6042492B2 true JPS6042492B2 (ja) | 1985-09-24 |
Family
ID=15850903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16750480A Expired JPS6042492B2 (ja) | 1980-11-28 | 1980-11-28 | 処理フェ−ズ実行制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042492B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59159007U (ja) * | 1983-04-08 | 1984-10-25 | 三洋電機株式会社 | バ−アンテナの取付装置 |
-
1980
- 1980-11-28 JP JP16750480A patent/JPS6042492B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59159007U (ja) * | 1983-04-08 | 1984-10-25 | 三洋電機株式会社 | バ−アンテナの取付装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5790758A (en) | 1982-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0240606A2 (en) | Pipe-line processing system and microprocessor using the system | |
| JPS6042492B2 (ja) | 処理フェ−ズ実行制御方式 | |
| JP3695078B2 (ja) | パルス出力命令を持つプログラマブルコントローラ | |
| US5854919A (en) | Processor and its operation processing method for processing operation having bit width exceeding data width of bit storage unit | |
| JP2506591B2 (ja) | 補助処理装置 | |
| JPS63276629A (ja) | ファイル内レコ−ドのソ−ト方式 | |
| JP2845746B2 (ja) | マイクロプログラム制御装置 | |
| JP3130798B2 (ja) | バス転送装置 | |
| JP2675081B2 (ja) | 演算処理方式 | |
| JPS59111538A (ja) | マイクロプログラム制御装置 | |
| JPS63314660A (ja) | キャッシュ試験方式 | |
| JPS63269235A (ja) | Ｃｐｕシステム試験方式 | |
| JPH02257349A (ja) | ネットワークアドレス設定方式 | |
| JPS6393045A (ja) | マイクロプログラム制御装置 | |
| JPS6234204A (ja) | 制御装置 | |
| JPS5842487B2 (ja) | プログラムのロ−デイング方式 | |
| JPH03156659A (ja) | ダイレクトメモリアクセスコントローラ | |
| JPS6048551A (ja) | リストデ−タアクセス制御方式 | |
| JPH0844570A (ja) | プログラム実行システム及び方法 | |
| JPH08314755A (ja) | トレース情報記録方法 | |
| JPH01185729A (ja) | オーバレイ構造プログラム実行方式 | |
| JPH03282636A (ja) | テストパッケージ実行のためのデータ保存方法 | |
| JPH01243120A (ja) | ファームウェア制御装置 | |
| JPH08297583A (ja) | 割り込み処理装置およびその方法 | |
| JPH02217924A (ja) | データ処理装置のストア処理方式 |