JPS6234420A - 組み合わせ論理回路 - Google Patents
組み合わせ論理回路Info
- Publication number
- JPS6234420A JPS6234420A JP60176468A JP17646885A JPS6234420A JP S6234420 A JPS6234420 A JP S6234420A JP 60176468 A JP60176468 A JP 60176468A JP 17646885 A JP17646885 A JP 17646885A JP S6234420 A JPS6234420 A JP S6234420A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- signal line
- operate
- input signal
- combinational logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路の改良に関し、特に組み合わせ論理回
路の改良に関するものである。
路の改良に関するものである。
第２図は従来のデコーダの回路構成例であり、次頁の表
１１表２はそれぞれ通常モード、テストモードにおける
デコーダの真理値表である。
１１表２はそれぞれ通常モード、テストモードにおける
デコーダの真理値表である。
第２図において、１，２は入力データａ、ｂを入力する
ための入力信号線、３はコントロールデータｔを入力す
るための入力信号線、４．５．６は反転入力データｉ、
１．τを入力するための入力信号線、１１〜Ｉ３は入力
データａ、ｂとコントロールデータｔとを入力して反転
入力データ丁、 ｂ、 ｔを出力するインバータ、
７．８，９．１０は反転出力データτ、ｄ、ｅ、ｒを出
力するための出力信号線、１１．１２，１３．１４は出
力データｃ、ｄ、ｅ、ｆを出力するための出力信号線、
■４〜Ｉ７は反転出力データτ、ｄ、τ、下を入力して
出力データｃ、ｄ、゛ｅ、ｆを出力するためのインバー
タ、Ｇは接地、Ｔ１〜ＴＩＯはプログラム用ＮＭＯ５型
トランジスタ、■は電源、Ｒはプログラム用ＮＭＯＳ型
トランジスタＴ１〜Ｔ１０が導通状態の時に電源■から
接地Ｇに流れる貫通電流を調整するための負荷素子であ
る。ＮＭＯＳ型トランジスタＴ１〜ＴＩＯのゲートは入
力信号線１，２．３または入力信号線４．５．６のいず
れかに接続され、そのドレインは出力信号線７，８，９
．１０のいずれかに接続され、そのソースは接地されて
いる。
ための入力信号線、３はコントロールデータｔを入力す
るための入力信号線、４．５．６は反転入力データｉ、
１．τを入力するための入力信号線、１１〜Ｉ３は入力
データａ、ｂとコントロールデータｔとを入力して反転
入力データ丁、 ｂ、 ｔを出力するインバータ、
７．８，９．１０は反転出力データτ、ｄ、ｅ、ｒを出
力するための出力信号線、１１．１２，１３．１４は出
力データｃ、ｄ、ｅ、ｆを出力するための出力信号線、
■４〜Ｉ７は反転出力データτ、ｄ、τ、下を入力して
出力データｃ、ｄ、゛ｅ、ｆを出力するためのインバー
タ、Ｇは接地、Ｔ１〜ＴＩＯはプログラム用ＮＭＯ５型
トランジスタ、■は電源、Ｒはプログラム用ＮＭＯＳ型
トランジスタＴ１〜Ｔ１０が導通状態の時に電源■から
接地Ｇに流れる貫通電流を調整するための負荷素子であ
る。ＮＭＯＳ型トランジスタＴ１〜ＴＩＯのゲートは入
力信号線１，２．３または入力信号線４．５．６のいず
れかに接続され、そのドレインは出力信号線７，８，９
．１０のいずれかに接続され、そのソースは接地されて
いる。
次にこの組み合わせ論理回路の動作について説明する。
最初、電源■に電圧、たとえば、５Ｖが加えられていて
、コントロールデータｔが論理的にｒＬＪで、通常モー
ドであるとする。この時、ゲートが入力信号線３に接続
されたプログラム用ＮＭＯＳ型トランジスタＴ９．ＴＩ
Ｏは常に非導通状態にある。ここで、入力データａ、ｂ
が共にｒＬＪになると、ゲートが入力信号線１．２に接
続されたプログラム用ＮＭＯＳ型トランジスタＴ３、Ｔ
４．Ｔ７．Ｔ８は非導通状態になる。また、インバータ
Ｉｔ、１２により反転データａ、ｂは共にｒＨＪの状態
になるので、ゲートが入力信号′ｆＩＩＡ４． ５に接
続されたプログラム用ＮＭＯ８型トランジスタＴｌ、Ｔ
２．Ｔ５．Ｔ６は導通状態になり、貫通電流が電源■か
らプログラム用ＮＭＯ８型トランジスタＴ１．Ｔ２．Ｔ
５．Ｔ６を通して接地Ｇに流れる。このことにより、反
転出力データτ５丁、了はｒＬＪになり、インバータＩ
４．１５．１７により出力データｃ、ｄ、ｆは「Ｈ」に
なる。また、ゲートが入力信号線１．２．３に接続され
、ドレインが出力信号線９に接続されたプログラム用Ｎ
ＭＯＳ型トランジスタＴ３．Ｔ８、ＴＩＯは非導通状態
であるので、反転出力データτは電源Ｖの電圧によりｒ
ＨＪになり、出力データｅは「Ｌ」になる。
、コントロールデータｔが論理的にｒＬＪで、通常モー
ドであるとする。この時、ゲートが入力信号線３に接続
されたプログラム用ＮＭＯＳ型トランジスタＴ９．ＴＩ
Ｏは常に非導通状態にある。ここで、入力データａ、ｂ
が共にｒＬＪになると、ゲートが入力信号線１．２に接
続されたプログラム用ＮＭＯＳ型トランジスタＴ３、Ｔ
４．Ｔ７．Ｔ８は非導通状態になる。また、インバータ
Ｉｔ、１２により反転データａ、ｂは共にｒＨＪの状態
になるので、ゲートが入力信号′ｆＩＩＡ４． ５に接
続されたプログラム用ＮＭＯ８型トランジスタＴｌ、Ｔ
２．Ｔ５．Ｔ６は導通状態になり、貫通電流が電源■か
らプログラム用ＮＭＯ８型トランジスタＴ１．Ｔ２．Ｔ
５．Ｔ６を通して接地Ｇに流れる。このことにより、反
転出力データτ５丁、了はｒＬＪになり、インバータＩ
４．１５．１７により出力データｃ、ｄ、ｆは「Ｈ」に
なる。また、ゲートが入力信号線１．２．３に接続され
、ドレインが出力信号線９に接続されたプログラム用Ｎ
ＭＯＳ型トランジスタＴ３．Ｔ８、ＴＩＯは非導通状態
であるので、反転出力データτは電源Ｖの電圧によりｒ
ＨＪになり、出力データｅは「Ｌ」になる。
次に入力データａ、ｂはｒＬＪのままで、コントロール
データｔがｒＨＪになり、テストモードになったとする
。この時、ゲートが人力信号線３に接続されたプログラ
ム用ＮＭＯＳ型トランジスタＴ９．ＴＩＯが新たに導通
状態になることにより、反転出力データｃ、ｄ、ｅ、ｆ
は共にｒＬＪになり、出力データｃ、ｄ、ｅ、ｆはｒＨ
Ｊになる。
データｔがｒＨＪになり、テストモードになったとする
。この時、ゲートが人力信号線３に接続されたプログラ
ム用ＮＭＯＳ型トランジスタＴ９．ＴＩＯが新たに導通
状態になることにより、反転出力データｃ、ｄ、ｅ、ｆ
は共にｒＬＪになり、出力データｃ、ｄ、ｅ、ｆはｒＨ
Ｊになる。
同様にして入力データａ、ｂおよびコントロールデータ
ｔのすべての論理値に対して求まる出力データｃ、ｄ、
ｅ、ｆの論理値を表わす真理値表を３頁の表１１表２に
示す。表１は通常モードの場合であり、表２はテストモ
ードの場合である。
ｔのすべての論理値に対して求まる出力データｃ、ｄ、
ｅ、ｆの論理値を表わす真理値表を３頁の表１１表２に
示す。表１は通常モードの場合であり、表２はテストモ
ードの場合である。
従来の組み合わせ論理回路は以上のように構成されてい
るので、たとえば、通常モードとテストモードの２つの
モードの切り換えによって異なる論理機能を実現させた
い場合、大規模ＬＳＩ等ではコントロールデータを入力
用の入力信号線３やプログラム用ＮＭＯＳ型トランジス
タが多数必要となり、面積が大きくなるという問題があ
った。
るので、たとえば、通常モードとテストモードの２つの
モードの切り換えによって異なる論理機能を実現させた
い場合、大規模ＬＳＩ等ではコントロールデータを入力
用の入力信号線３やプログラム用ＮＭＯＳ型トランジス
タが多数必要となり、面積が大きくなるという問題があ
った。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、コントロールデータ用の入力信
号線を必要とせず、面積の増大なしに、容易にモード切
り換えを行え、異なる論理機能を実現できる組み合わせ
論理回路を得ることにある。
の目的とするところは、コントロールデータ用の入力信
号線を必要とせず、面積の増大なしに、容易にモード切
り換えを行え、異なる論理機能を実現できる組み合わせ
論理回路を得ることにある。
このような目的を達成するために本発明は、入力信号線
と出力信号線との交点に配置されたＭＯ８型トランジス
タとして、第１の電位とこの第１の電位よりも高い第２
の電位とのいずれでも動作する第１のＭＯＳ型トランジ
ス゛りと、第１の電位では動作せず第２の電位で動作す
る第２のＭＯＳ型トランジスタとを設けるようにしたも
のである。
と出力信号線との交点に配置されたＭＯ８型トランジス
タとして、第１の電位とこの第１の電位よりも高い第２
の電位とのいずれでも動作する第１のＭＯＳ型トランジ
ス゛りと、第１の電位では動作せず第２の電位で動作す
る第２のＭＯＳ型トランジスタとを設けるようにしたも
のである。
本発明においては、通常の電源電圧は第１の電位であり
、通常のしきい値を持つＭＯＳ型トランジスタが動作し
ているが、電源電圧が第１の電位より高い第２の電位に
なると、高いしきい値を持つＭＯＳ型トランジスタが動
作を始め、第１の電位印加時とは異なる論理機能をもつ
ようになる。
、通常のしきい値を持つＭＯＳ型トランジスタが動作し
ているが、電源電圧が第１の電位より高い第２の電位に
なると、高いしきい値を持つＭＯＳ型トランジスタが動
作を始め、第１の電位印加時とは異なる論理機能をもつ
ようになる。
また第２の電位を第１の電位にもどすことによりもとの
論理機能にもどる。
論理機能にもどる。
第１図に本発明に係わる組み合わせ論理回路の一実施例
を示す。第１図において、ＴＨＩ、ＴＨ２は高いしきい
値（この実施例ではその値は６■）を持つプログラム用
ＮＭＯＳ型トランジスタである。第１図において第２図
と同一部分又は相当部分には同一符号が付しである。プ
ログラム用ＮＭＯＳ型トランジスタＴ１〜Ｔ８は通常の
しきい値（この実施例ではその値はＩＶ）を持ち、その
ゲートは入力信号線１．２または入力信号線４゜５のい
ずれかに接続され、そのドレインは出力信号線７，８，
９．１０のいずれかに接続され、そのソースは接地され
ている。ＮＭＯＳ型トランジスタＴＨＩ、ＴＨ２はＮＭ
ＯＳ型トランジスタＴ１〜Ｔ８と同様に接続されている
。
を示す。第１図において、ＴＨＩ、ＴＨ２は高いしきい
値（この実施例ではその値は６■）を持つプログラム用
ＮＭＯＳ型トランジスタである。第１図において第２図
と同一部分又は相当部分には同一符号が付しである。プ
ログラム用ＮＭＯＳ型トランジスタＴ１〜Ｔ８は通常の
しきい値（この実施例ではその値はＩＶ）を持ち、その
ゲートは入力信号線１．２または入力信号線４゜５のい
ずれかに接続され、そのドレインは出力信号線７，８，
９．１０のいずれかに接続され、そのソースは接地され
ている。ＮＭＯＳ型トランジスタＴＨＩ、ＴＨ２はＮＭ
ＯＳ型トランジスタＴ１〜Ｔ８と同様に接続されている
。
次にこの組み合わせ論理回路の動作について説明する。
最初、電源Ｖの電圧は第１の電位、すなわち、通常の電
圧（この実施例ではその電圧値は５Ｖ）であり、通常モ
ードであるとする。この時、入力データａ、ｂおよび反
転入力データ丁、可の電位の変化は「０」から「５」■
までであるので、高いしきい値を持つプログラム用ＮＭ
ＯＳ型トランジスタＴＨＩ、ＴＨ２は常に非導通状態で
ある。
圧（この実施例ではその電圧値は５Ｖ）であり、通常モ
ードであるとする。この時、入力データａ、ｂおよび反
転入力データ丁、可の電位の変化は「０」から「５」■
までであるので、高いしきい値を持つプログラム用ＮＭ
ＯＳ型トランジスタＴＨＩ、ＴＨ２は常に非導通状態で
ある。
ここで、入力データａ、ｂが共に「Ｌ」になると、ゲー
トが入力信号′ａｉ、２に接続されたプログラム用ＮＭ
ＯＳ型トランジスタＴ３．Ｔ４．Ｔ７゜Ｔ８は非導通状
態になる。また、インバータ■１、■２により反転入力
データａ、ｂは共にｒＨＪになるので、ゲートを入力信
号線４．５に接続されたプログラム用ＮＭＯＳ型トラン
ジスタＴｌ。
トが入力信号′ａｉ、２に接続されたプログラム用ＮＭ
ＯＳ型トランジスタＴ３．Ｔ４．Ｔ７゜Ｔ８は非導通状
態になる。また、インバータ■１、■２により反転入力
データａ、ｂは共にｒＨＪになるので、ゲートを入力信
号線４．５に接続されたプログラム用ＮＭＯＳ型トラン
ジスタＴｌ。
Ｔ２．Ｔ５．Ｔ６が導通状態になり、貫通電流が電源■
から低いしきい値を持つプログラム用ＮＭＯＳ型トラン
ジスタＴＩ、Ｔ２．Ｔ５．Ｔ６を通して接地Ｇに流れる
。このことにより、反転出力データτ、了、了はｒＬＪ
になり、インバータＩ４．１５．１７により出力データ
ｃ、ｄ、ｆは「Ｈ」になる。また、ゲートを入力信号線
１，２に接続され、ドレインを出力信号線９に接続され
た通常のしきい値を持つプログラム用ＮＭＯＳ型トラン
ジスタＴ３．Ｔ８は非導通状態なので、反転出力データ
τは電源ＶによりｒＨＪになり、出力データｅはｒＬＪ
になる。
から低いしきい値を持つプログラム用ＮＭＯＳ型トラン
ジスタＴＩ、Ｔ２．Ｔ５．Ｔ６を通して接地Ｇに流れる
。このことにより、反転出力データτ、了、了はｒＬＪ
になり、インバータＩ４．１５．１７により出力データ
ｃ、ｄ、ｆは「Ｈ」になる。また、ゲートを入力信号線
１，２に接続され、ドレインを出力信号線９に接続され
た通常のしきい値を持つプログラム用ＮＭＯＳ型トラン
ジスタＴ３．Ｔ８は非導通状態なので、反転出力データ
τは電源ＶによりｒＨＪになり、出力データｅはｒＬＪ
になる。
次に入力データａ、ｂはｒＬＪのままで、電源■を第２
の電位、すなわち、通常の電位より高い電位（この実施
例ではその値は８Ｖ）にしてテストモードにする。この
時、入力データａ、ｂおよび反転入力データｉ、τの電
位の変化は「０」から「８」■までであるので、高いし
きい値を持つプログラム用ＮＭＯＳ型トランジスタＴＨ
Ｉ、ＴＨ２が動作可能になる。そのため、ゲートを入力
信号線４．５に接続された高いしきい値を持つプログラ
ム用ＮＭＯＳ型トランジスタＴＨＩ、ＴＨ２が新たに導
通状態となり、反転出力データτ２ｄ、ｅ、ｆはｒＬＪ
になり、出力データｃ、ｄ。
の電位、すなわち、通常の電位より高い電位（この実施
例ではその値は８Ｖ）にしてテストモードにする。この
時、入力データａ、ｂおよび反転入力データｉ、τの電
位の変化は「０」から「８」■までであるので、高いし
きい値を持つプログラム用ＮＭＯＳ型トランジスタＴＨ
Ｉ、ＴＨ２が動作可能になる。そのため、ゲートを入力
信号線４．５に接続された高いしきい値を持つプログラ
ム用ＮＭＯＳ型トランジスタＴＨＩ、ＴＨ２が新たに導
通状態となり、反転出力データτ２ｄ、ｅ、ｆはｒＬＪ
になり、出力データｃ、ｄ。
ｅ、 ｆはｒＦ（Ｊになる。
同様にして入力データａ、ｂのすべての論理値に対して
求まる出力データｃ、ｄ、ｅ、ｆの論理値を表わす真理
値表を次頁の表３２表４に示す。
求まる出力データｃ、ｄ、ｅ、ｆの論理値を表わす真理
値表を次頁の表３２表４に示す。
表３は通常モードの場合であり、表４はテストモードの
場合である。入力データｔを除外すれば、表３は表１と
全く同一であり、表４は表２と全く同一である。すなわ
ち、この組み合わせ論理回路は従来の組み合わせ論理回
路と同一の機能を有する。
場合である。入力データｔを除外すれば、表３は表１と
全く同一であり、表４は表２と全く同一である。すなわ
ち、この組み合わせ論理回路は従来の組み合わせ論理回
路と同一の機能を有する。
以上のように、しきい値の異なるＮＭＯＳ型Ｏ３ンジス
タをプログラム素子として用いることにより、通常の電
源電圧印加時とこれより高い電源電圧印加時とで組み合
わせ論理回路に異なる論理機能をもたせることができる
。− なお、上記実施例ではデコーダ回路についてのみ述べた
が、これをプログラマブルロジックアレイのアンドアレ
イもしくはオアアレイ又は読み出し専用メモリのメモリ
セルアレイに対して用いてもよく、上記実施例と同様の
効果を奏する。
タをプログラム素子として用いることにより、通常の電
源電圧印加時とこれより高い電源電圧印加時とで組み合
わせ論理回路に異なる論理機能をもたせることができる
。− なお、上記実施例ではデコーダ回路についてのみ述べた
が、これをプログラマブルロジックアレイのアンドアレ
イもしくはオアアレイ又は読み出し専用メモリのメモリ
セルアレイに対して用いてもよく、上記実施例と同様の
効果を奏する。
以上説明したように本発明は、入力信号線と出力信号線
との交点に配置されたＭＯＳ型トランジスタとして、第
１の電位とこの第１の電位よりも高い第２の電位とのい
ずれでも動作する第１のＭＯ８型トランジスタと、第１
の電位では動作せず第２の電位で動作する第２のＭＯＳ
型トランジスタとを設けることにより、外部から加える
電源電圧を通常モードとテストモードに従って変化させ
るだけで、簡単にかつ面積の増大なしに１つの組み合わ
せ論理回路で異なる論理機能が得られる効果がある。
との交点に配置されたＭＯＳ型トランジスタとして、第
１の電位とこの第１の電位よりも高い第２の電位とのい
ずれでも動作する第１のＭＯ８型トランジスタと、第１
の電位では動作せず第２の電位で動作する第２のＭＯＳ
型トランジスタとを設けることにより、外部から加える
電源電圧を通常モードとテストモードに従って変化させ
るだけで、簡単にかつ面積の増大なしに１つの組み合わ
せ論理回路で異なる論理機能が得られる効果がある。
第１図は本発明に係わる組み合わせ論理回路の一実施例
を示す回路図、第２図は従来の組み合わせ論理回路を示
す回路図である。 １．２，４．５・・・・入力信号線、７〜１４・・・・
出力信号線、Ｉｔ、１２．ｉｈ〜１７・・・・インバー
タ、Ｔ１〜Ｔ８．ＴＨＩ、ＴＨ２・・・・プログラム用
ＮＭＯＳ型トランジスタ、■・・・・電源、Ｒ・・・・
負荷素子、Ｇ・・・・接地。
を示す回路図、第２図は従来の組み合わせ論理回路を示
す回路図である。 １．２，４．５・・・・入力信号線、７〜１４・・・・
出力信号線、Ｉｔ、１２．ｉｈ〜１７・・・・インバー
タ、Ｔ１〜Ｔ８．ＴＨＩ、ＴＨ２・・・・プログラム用
ＮＭＯＳ型トランジスタ、■・・・・電源、Ｒ・・・・
負荷素子、Ｇ・・・・接地。
Claims (1)
- 第１の方向に配置された入力信号線と、第２の方向に配
置された出力信号線と、ゲートが前記入力信号線に接続
されドレインが前記出力信号線に接続され前記入力信号
線と出力信号線との交点に配置されたＭＯＳ型トランジ
スタとを有し、前記入力信号線と出力信号線との交点に
前記ＭＯＳ型トランジスタが有るか否かにより任意のプ
ログラムを実現する組み合わせ論理回路において、前記
ＭＯＳ型トランジスタは、第１の電位とこの第１の電位
よりも高い第２の電位とのいずれでも動作する第１のＭ
ＯＳ型トランジスタと、前記第１の電位では動作せず前
記第２の電位で動作する第２のＭＯＳ型トランジスタと
から構成されたことを特徴とする組み合わせ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176468A JPS6234420A (ja) | 1985-08-07 | 1985-08-07 | 組み合わせ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176468A JPS6234420A (ja) | 1985-08-07 | 1985-08-07 | 組み合わせ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6234420A true JPS6234420A (ja) | 1987-02-14 |
| JPH035094B2 JPH035094B2 (ja) | 1991-01-24 |
Family
ID=16014205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60176468A Granted JPS6234420A (ja) | 1985-08-07 | 1985-08-07 | 組み合わせ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6234420A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6830632B1 (en) | 2002-07-24 | 2004-12-14 | Lucas Milhaupt, Inc. | Flux cored preforms for brazing |
-
1985
- 1985-08-07 JP JP60176468A patent/JPS6234420A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH035094B2 (ja) | 1991-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4697107A (en) | Four-state I/O control circuit | |
| US4233524A (en) | Multi-function logic circuit | |
| JPS6023432B2 (ja) | Ｍｏｓメモリ | |
| JPH05259892A (ja) | Ｍｏｓトランジスタ出力回路 | |
| JPH0241211B2 (ja) | ||
| JPH01317022A (ja) | 電源切り換え回路 | |
| JPS6226604B2 (ja) | ||
| JPS6234420A (ja) | 組み合わせ論理回路 | |
| US4788460A (en) | Circuit arrangement of sense amplifier for rapid evaluation of logic state | |
| KR100218315B1 (ko) | 레벨시프트 회로 | |
| JPH0348520A (ja) | アナログスイッチ回路 | |
| JP4173608B2 (ja) | 入出力制御回路およびマイクロコンピュータ | |
| JPH022713A (ja) | 半導体集積回路 | |
| US20050206406A1 (en) | Programmable function generator and method operating as combinational, sequential and routing cells | |
| JPH02180426A (ja) | レベルシフト回路 | |
| JPH02123826A (ja) | Ｃｍｏｓインバータ回路 | |
| JP2833073B2 (ja) | 出力バッファ回路 | |
| JPH0727697Y2 (ja) | ゼロクロス検出回路 | |
| JP3031090B2 (ja) | 出力ポート回路 | |
| JPS61274511A (ja) | Ｃｍｏｓ型半導体集積回路装置 | |
| JPH0619701B2 (ja) | 半加算回路 | |
| JPH02254816A (ja) | 貫通電流防止型出力回路 | |
| JP2712432B2 (ja) | 多数決論理回路 | |
| JPH0349410A (ja) | セット優先セットリセット付ｃｍｏｓラッチ回路 | |
| JPH02185119A (ja) | 同期式プログラマブル・ロジックアレイ |