JPS623498A - オンチツプｅｃｃ回路付半導体記憶装置 - Google Patents
オンチツプｅｃｃ回路付半導体記憶装置Info
- Publication number
- JPS623498A JPS623498A JP60143196A JP14319685A JPS623498A JP S623498 A JPS623498 A JP S623498A JP 60143196 A JP60143196 A JP 60143196A JP 14319685 A JP14319685 A JP 14319685A JP S623498 A JPS623498 A JP S623498A
- Authority
- JP
- Japan
- Prior art keywords
- data
- check bit
- circuit
- bit
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は誤り検出・訂正（Ｅｒｒｏｒ Ｃｈｅｃｋ ａ
ｎｄ Ｃｏ−ｒｒｅｃｔｊｏｎ、以下ｒＥＣＣｌという
）機能を備えた半導体記憶装置に関するものである。
ｎｄ Ｃｏ−ｒｒｅｃｔｊｏｎ、以下ｒＥＣＣｌという
）機能を備えた半導体記憶装置に関するものである。
近来、半導体記憶装置の高集積化に伴い、アルファ粒子
の入射によるメモリセルの誤動作が問題となっている。
の入射によるメモリセルの誤動作が問題となっている。
この対策としてＥＣＣ機能を同一半導体基板上に備える
こと（以下「オンチッ７”ＥＣＣｊという）が行われて
いる。第２図にハミング符号を誤り訂正符号として用い
た従来のオンチップＥＣＣ回路のブロック図の例を示す
。
こと（以下「オンチッ７”ＥＣＣｊという）が行われて
いる。第２図にハミング符号を誤り訂正符号として用い
た従来のオンチップＥＣＣ回路のブロック図の例を示す
。
第２図において、１は入力データが入力されるための端
子、２はライトチェックビット発生回路、３はデータピ
ッｌ−メモリセルアレイ、４はチェックビットメモリセ
ルアレイ、５はリードチェ、クビソト発生回路、６はシ
ンドローム発生回路、７はシンドロームデコーダ、８は
データ訂正回路、９は出力データを出力するための端子
、１０ａ。
子、２はライトチェックビット発生回路、３はデータピ
ッｌ−メモリセルアレイ、４はチェックビットメモリセ
ルアレイ、５はリードチェ、クビソト発生回路、６はシ
ンドローム発生回路、７はシンドロームデコーダ、８は
データ訂正回路、９は出力データを出力するための端子
、１０ａ。
１０ｂは通常のＹデコーダ、ｌｌａ、ｌｌｂはセンスア
ンプ、１２はＸデコーダ、ＳＬ、Ｓ２は書き込み、読み
出しを切替えるためのスイッチである。
ンプ、１２はＸデコーダ、ＳＬ、Ｓ２は書き込み、読み
出しを切替えるためのスイッチである。
メモリセルアレイは、Ｎ行Ｎ列のデータビットのセルア
レイ３とＮ行Ｍ列（Ｍの値は何ビットをＥＣＣの単位と
するかで決まる）のチェ７クビツトのセルアレイ４から
構成されており、Ｘデコーダ１２によりＮ本のうちの１
本のワード線が選択されると、それに繋がる（Ｎ＋Ｍ）
個のメモリセルの情報がビット線を介してセンスアンプ
ｌｌａ、ｌｌｂに伝達され、検知、増幅される。その後
、Ｙデコーダ１０ａ、１０ｂによりビット線を選択し、
所望のメモリセルの情報を読み出す。そしてＥＣＣ機能
は、一般には次のようにして実現される。
レイ３とＮ行Ｍ列（Ｍの値は何ビットをＥＣＣの単位と
するかで決まる）のチェ７クビツトのセルアレイ４から
構成されており、Ｘデコーダ１２によりＮ本のうちの１
本のワード線が選択されると、それに繋がる（Ｎ＋Ｍ）
個のメモリセルの情報がビット線を介してセンスアンプ
ｌｌａ、ｌｌｂに伝達され、検知、増幅される。その後
、Ｙデコーダ１０ａ、１０ｂによりビット線を選択し、
所望のメモリセルの情報を読み出す。そしてＥＣＣ機能
は、一般には次のようにして実現される。
■データ書込み時に、入力する複数ビンｔ−（ｎビット
とする）のメモリセルデータに対してチェックビット（
ｍビットとする）を発生させ、データビット、チェック
ビットをそれぞれメモリセルアレイ３．４に書き込む。
とする）のメモリセルデータに対してチェックビット（
ｍビットとする）を発生させ、データビット、チェック
ビットをそれぞれメモリセルアレイ３．４に書き込む。
この場合のチェックビットを発生する回路が第２図に示
すライトチェックビット発生回路２である。この（ｎ＋
ｍ）ビットのブロック（以下ｒＥＣＣコートコ−という
）がＥＣＣの単位となり、誤り検出・訂正はこのＥＣＣ
コード語毎に行われる。
すライトチェックビット発生回路２である。この（ｎ＋
ｍ）ビットのブロック（以下ｒＥＣＣコートコ−という
）がＥＣＣの単位となり、誤り検出・訂正はこのＥＣＣ
コード語毎に行われる。
■データ読出し時に、前述のデータビットｎビットとチ
ェックビットｍビットを同時に読出し、ｎビットのデー
タビットから新たなチェックビット（以下「リードチェ
ックビット」という）全発生させ、これとチェックビッ
トメモリセルアレイ４から続出されたチェックビットと
のビット毎の排他的論理和をとる。この結果が全て「０
」 （ワードチェックビットとチェックビットが一致し
ていることに相当）ならば誤りなし、それ以外では誤り
ありと判定する。上記論理和をシンドロームと呼ぶ。シ
ンドロームはｍビットからなるデータ列である。これら
の処理は第２図のリードチェックビット発生回路５およ
びシンドローム発生回路６で行う。
ェックビットｍビットを同時に読出し、ｎビットのデー
タビットから新たなチェックビット（以下「リードチェ
ックビット」という）全発生させ、これとチェックビッ
トメモリセルアレイ４から続出されたチェックビットと
のビット毎の排他的論理和をとる。この結果が全て「０
」 （ワードチェックビットとチェックビットが一致し
ていることに相当）ならば誤りなし、それ以外では誤り
ありと判定する。上記論理和をシンドロームと呼ぶ。シ
ンドロームはｍビットからなるデータ列である。これら
の処理は第２図のリードチェックビット発生回路５およ
びシンドローム発生回路６で行う。
■上記のシンドロームには誤りビットの位置情報が含ま
れており、これをデコードすることにより、ｎビットの
データビット中のどのビットが誤りであるかがわかる。
れており、これをデコードすることにより、ｎビットの
データビット中のどのビットが誤りであるかがわかる。
これに従って、ｎビットのデータビットとｍビットのチ
ェックビットのうちの誤りビ・ント（１ビツトあるいは
複数ビット）を訂正（反転）すると同時にｎビットの情
報を出力する。
ェックビットのうちの誤りビ・ント（１ビツトあるいは
複数ビット）を訂正（反転）すると同時にｎビットの情
報を出力する。
これを行うのが、第２図のシンドロームデコーダ７およ
びデータ訂正回路８である。
びデータ訂正回路８である。
以上のようにＥＣＣが行われる。第２図中で、ライトチ
ェックビット発生回路２．リードチェックビット発生回
路５は、ｎビットのデータビットから誤り訂正／検出符
号の構成に従ってチェックビットを発生する回路であり
、論理操作は両者同じである。またシンドローム発生回
路６は、前述のごとく、メモリセルアレイ４がら続出す
れたチェックビ・ノドとデータビットから新たに発生し
たリードチェックビットとのビット毎の排他的論理和を
とる回路である。シンドロームデコーダ７は、ｍピント
のシンドロームをｎビットのデータビ、７トおよびｍビ
ットのチェックビットのうちの誤りビットを指定する符
号（ｎ＋ｍビット）に変換するデコーダであり、たとえ
ば、ｎ＋ｍビットのうち誤りビット位置のみ「１」、他
はｒＯＪとなる出力を得る。データ訂正回路８は、訂正
されるべきデータビットおよびチェックビットと上記シ
ンドロームデコーダ７の出力とのビット毎の排他的論理
和をとる部分であり、これにより、誤りビットのみデー
タが反転される。誤り訂正された符号（ｎ ＋ｍビ、ト
）は、再び、メモリセルアレイ３．４中の所定の位置に
書込まれる。さらに、訂正されたｎビットの出力がデー
タ訂正回路８を経て外部に出力される。
ェックビット発生回路２．リードチェックビット発生回
路５は、ｎビットのデータビットから誤り訂正／検出符
号の構成に従ってチェックビットを発生する回路であり
、論理操作は両者同じである。またシンドローム発生回
路６は、前述のごとく、メモリセルアレイ４がら続出す
れたチェックビ・ノドとデータビットから新たに発生し
たリードチェックビットとのビット毎の排他的論理和を
とる回路である。シンドロームデコーダ７は、ｍピント
のシンドロームをｎビットのデータビ、７トおよびｍビ
ットのチェックビットのうちの誤りビットを指定する符
号（ｎ＋ｍビット）に変換するデコーダであり、たとえ
ば、ｎ＋ｍビットのうち誤りビット位置のみ「１」、他
はｒＯＪとなる出力を得る。データ訂正回路８は、訂正
されるべきデータビットおよびチェックビットと上記シ
ンドロームデコーダ７の出力とのビット毎の排他的論理
和をとる部分であり、これにより、誤りビットのみデー
タが反転される。誤り訂正された符号（ｎ ＋ｍビ、ト
）は、再び、メモリセルアレイ３．４中の所定の位置に
書込まれる。さらに、訂正されたｎビットの出力がデー
タ訂正回路８を経て外部に出力される。
〔発明が解決しようとする問題点３
以上説明したように、ＥＣＣ回路をオンチップ化した従
来の構成では、メモリセルアレイから読出された情報は
データ訂正回路を経て外部に読出されるため、読出しに
時間がかかるという欠点があった。
来の構成では、メモリセルアレイから読出された情報は
データ訂正回路を経て外部に読出されるため、読出しに
時間がかかるという欠点があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、外部からのデータの書き込みと
外部へのデータの読み出しを独立に行うことにより、読
み出し速度の遅延を防止できるオンチップＥＣＣ回路付
半導体記憶装置を提供することにある。
の目的とするところは、外部からのデータの書き込みと
外部へのデータの読み出しを独立に行うことにより、読
み出し速度の遅延を防止できるオンチップＥＣＣ回路付
半導体記憶装置を提供することにある。
このような問題点を解決するために本発明は、外部から
のデータの書き込みと外部へのデータの読み出しを誤り
検出・訂正機能のための各回路を通さずに独立に行うた
めの通常のＹデコーダと、誤り検出・訂正のためにデー
タビットデータ、チェックビットデータの読み出し、書
き換えを行うためのセンスアンプとを設けるようにした
ものである。
のデータの書き込みと外部へのデータの読み出しを誤り
検出・訂正機能のための各回路を通さずに独立に行うた
めの通常のＹデコーダと、誤り検出・訂正のためにデー
タビットデータ、チェックビットデータの読み出し、書
き換えを行うためのセンスアンプとを設けるようにした
ものである。
本発明においては、ＥＣＣ回路を通常の読み出し／書き
込みを行う回路と独立して別に設け、特に読出しの信号
径路から余分の回路を省いて、読出しを高速に行えるよ
うに構成したものである。
込みを行う回路と独立して別に設け、特に読出しの信号
径路から余分の回路を省いて、読出しを高速に行えるよ
うに構成したものである。
本発明に係わるオンチップＥＣＣ回路付半導体記憶装置
の一実施例を第１図に示す。第１図において、１０は通
常のＹデコーダ、Ｓ３は書き込み、読み出しを切替える
ためのスイッチである。第１図において第２図と同一部
分又は相当部分には同一符号が付しである。この実施例
においては、データの書き込み、読み出しは、ＥＣＣ回
路を有していない場合と同様にＸデコーダ、Ｙデコーダ
による選択で行う。以下に順をおって動作の説明を行う
。
の一実施例を第１図に示す。第１図において、１０は通
常のＹデコーダ、Ｓ３は書き込み、読み出しを切替える
ためのスイッチである。第１図において第２図と同一部
分又は相当部分には同一符号が付しである。この実施例
においては、データの書き込み、読み出しは、ＥＣＣ回
路を有していない場合と同様にＸデコーダ、Ｙデコーダ
による選択で行う。以下に順をおって動作の説明を行う
。
最初に書き込み動作についで説明する。この動作では、
スイッチＳ３の接点は書き込み側（Ｗ）に接続される。
スイッチＳ３の接点は書き込み側（Ｗ）に接続される。
（ａ−１）：まずＸデコーダ１２によ？）Ｎ本のうちの
１本のワード線を選択する。
１本のワード線を選択する。
（ａ−２）：次にＹデコーダ１０中ｎ個のデコーダを選
択し、端子１に入力されたｎビットの入力データをデー
タビワトメモリセルアレイ３に書き込む。
択し、端子１に入力されたｎビットの入力データをデー
タビワトメモリセルアレイ３に書き込む。
この時、同一ワード線に繋がる（Ｎ−ｎ）ビットのデー
タとＭビットのチェックビットデータとはセンスアンプ
ｌｌａ、ｌｌｂにより検知・増幅されており、新たに書
き込まれたｎビットと合わせて（Ｎ＋Ｍ）個のセンスア
ンプｌｌａ、ｌｌｂは状態が確定している。
タとＭビットのチェックビットデータとはセンスアンプ
ｌｌａ、ｌｌｂにより検知・増幅されており、新たに書
き込まれたｎビットと合わせて（Ｎ＋Ｍ）個のセンスア
ンプｌｌａ、ｌｌｂは状態が確定している。
（ａ−３） ： Ｎ個のセンスアンプｌｌａのＮビット
の情報（ここでは、説明を簡単にするためにＮビットす
べてを使っているが、センスアンプ出力を何らかの方法
でデコードすることにより、ビット数を減らすことは可
能である。）ａをライトチェックビット発生回路２に人
力し、Ｍピノｈのライトチェックヒツトを新たに発生し
てチェックビットメモリセルアレイ４にセンスアンプ１
１ｂを介して書き込む。
の情報（ここでは、説明を簡単にするためにＮビットす
べてを使っているが、センスアンプ出力を何らかの方法
でデコードすることにより、ビット数を減らすことは可
能である。）ａをライトチェックビット発生回路２に人
力し、Ｍピノｈのライトチェックヒツトを新たに発生し
てチェックビットメモリセルアレイ４にセンスアンプ１
１ｂを介して書き込む。
次に読み出し動作について説明する。この動作では、ス
イッチＳ３の接点は読み出し側（Ｒ）に接続される。
イッチＳ３の接点は読み出し側（Ｒ）に接続される。
（ｂ−１） ：まず書き込みと同様にＸデコーダ１２に
よりＮ本のうちから１本のワード線を選択し、（Ｎ十Ｍ
）ビットのデータをセンスアンプｌｌａ、１１ｂにより
検知、増幅する。
よりＮ本のうちから１本のワード線を選択し、（Ｎ十Ｍ
）ビットのデータをセンスアンプｌｌａ、１１ｂにより
検知、増幅する。
（ｂ−２） ： Ｅ ＣＣ系とは独立にＹデコーダ１０
中ｎ個のデコーダを選択して、ｎビットの情報を出力デ
ータとして端子９から外部に出力する。この時、ＥＣＣ
回路では並行して以下の動作を行っている。
中ｎ個のデコーダを選択して、ｎビットの情報を出力デ
ータとして端子９から外部に出力する。この時、ＥＣＣ
回路では並行して以下の動作を行っている。
（ｂ−３） ： 確定したＮビットのセンスアンプｌｌ
ａ出力ａをリードチェックビット発生回路５に入力し、
発生されたり−ドチェンクビノトＣと読み出されたＭビ
ットのチェックビットｂをシンドローム発生回路６に入
力し、シンドロームｄを得る。
ａ出力ａをリードチェックビット発生回路５に入力し、
発生されたり−ドチェンクビノトＣと読み出されたＭビ
ットのチェックビットｂをシンドローム発生回路６に入
力し、シンドロームｄを得る。
（ｂ−４） ：もしデータヒツトデータまたはチェック
ビットデータにＡ呉りがあれば（シンドロームｄ力く「
０」でなければ）、シンドロームデコーダ７、データ訂
正回路８がセンスアンプｌｌａ、ｌｌｂを通してメモリ
セルアレイ３，４中のデータビット、チェックピントを
書き換える。
ビットデータにＡ呉りがあれば（シンドロームｄ力く「
０」でなければ）、シンドロームデコーダ７、データ訂
正回路８がセンスアンプｌｌａ、ｌｌｂを通してメモリ
セルアレイ３，４中のデータビット、チェックピントを
書き換える。
以上では、書き込み動作時にはＥＣＣをかけないような
説明を行づたが、Ｙデコーダ１０の選択に先立って読み
出し時と同様のＥＣＣ動作を行えば、書き込み時にもＥ
ＣＣをかけることは可能である。
説明を行づたが、Ｙデコーダ１０の選択に先立って読み
出し時と同様のＥＣＣ動作を行えば、書き込み時にもＥ
ＣＣをかけることは可能である。
以上説明したように本発明は、外部からのデータの書き
込みと外部へのデータの読み出しを誤り検出・訂正機能
のだめの各回路を通さずに独立に行うための通常のＹデ
コーダと、誤り検出・訂正のためにデータビットデータ
、チェックビットデータの読み出し、書き換えを行うた
めのセンス７ンブとを設けることにより、ＥＣＣ動作と
独立して読み出し動作を行えるので、従来のＥＣＣ回路
をオンチフプ化した半導体記憶装置で問題であった読み
出し速度の遅延がなくなるという効果がある。
込みと外部へのデータの読み出しを誤り検出・訂正機能
のだめの各回路を通さずに独立に行うための通常のＹデ
コーダと、誤り検出・訂正のためにデータビットデータ
、チェックビットデータの読み出し、書き換えを行うた
めのセンス７ンブとを設けることにより、ＥＣＣ動作と
独立して読み出し動作を行えるので、従来のＥＣＣ回路
をオンチフプ化した半導体記憶装置で問題であった読み
出し速度の遅延がなくなるという効果がある。
【図面の簡単な説明】
第１図は本発明に係わるオンチップＥＣＣ回路付半導体
記憶装置の一実施例を示す系統図、第２図は従来のオン
チップＥＣＣ回路付半導体記憶装置を示す系統図である
。 １．９・・・・端子、２・・・・ライトチェックビット
発生回路、３・・・・データビットメモリセルアレイ、
４・・・・チェックビットメモ・リセルアレイ、５・・
・・リードチェックビット発生回路、６・・・・シンド
ローム発生回路、７・・・・シンドロームデコーダ、８
・・・・データ訂正回路、１０・・・・Ｙデコーダ、ｌ
ｌａ、１１ｂ・・・・センスアンプ、１２・・・・Ｘデ
コーダ、Ｓ３・・・・スイッチ。
記憶装置の一実施例を示す系統図、第２図は従来のオン
チップＥＣＣ回路付半導体記憶装置を示す系統図である
。 １．９・・・・端子、２・・・・ライトチェックビット
発生回路、３・・・・データビットメモリセルアレイ、
４・・・・チェックビットメモ・リセルアレイ、５・・
・・リードチェックビット発生回路、６・・・・シンド
ローム発生回路、７・・・・シンドロームデコーダ、８
・・・・データ訂正回路、１０・・・・Ｙデコーダ、ｌ
ｌａ、１１ｂ・・・・センスアンプ、１２・・・・Ｘデ
コーダ、Ｓ３・・・・スイッチ。
Claims (3)
- （１）同一基板上に誤り検出・訂正機能のためのライト
チェックビット発生回路とリードチェックビット発生回
路とシンドローム発生回路とを備えたオンチップＥＣＣ
回路付半導体記憶装置において、外部からのデータの書
き込みと外部へのデータの読み出しを前記誤り検出・訂
正機能のための各回路を通さずに独立に行うための通常
のＹデコーダと、誤り検出・訂正のためにデータビット
データ、チェックビットデータの読み出し、書き換えを
行うためのセンスアンプとを備え、誤り検出・訂正は、
確定したセンスアンプ出力を前記通常のＹデコーダを介
さずに取り出して行うことを特徴とするオンチップＥＣ
Ｃ回路付半導体記憶装置。 - （２）センスアンプは、外部からのデータ書き込み時に
、Ｙデコーダを選択するのに先立って、すでに蓄積され
ていたメモリセル情報に対してそのセンスアンプ出力を
使ってＥＣＣ動作を行い、誤り検出・訂正を行った後に
新たな情報をメモリセルアレイに書き込むことを特徴と
する特許請求の範囲第１項記載のオンチップＥＣＣ回路
付半導体記憶装置。 - （３）センスアンプは、外部からのデータ書き込み時に
、新たに書き込まれた情報とすでにメモリセルアレイに
蓄積されていた情報とにより確定されたセンスアンプ出
力をライトチェックビット発生回路に入力し、得られた
ライトチェックビットをチェックビットメモリセルアレ
イに書き込むことを特徴とする特許請求の範囲第１項記
載のオンチップＥＣＣ回路付半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143196A JPS623498A (ja) | 1985-06-28 | 1985-06-28 | オンチツプｅｃｃ回路付半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143196A JPS623498A (ja) | 1985-06-28 | 1985-06-28 | オンチツプｅｃｃ回路付半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS623498A true JPS623498A (ja) | 1987-01-09 |
Family
ID=15333103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60143196A Pending JPS623498A (ja) | 1985-06-28 | 1985-06-28 | オンチツプｅｃｃ回路付半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS623498A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455792B1 (ko) * | 2000-07-27 | 2004-11-15 | 엔이씨 일렉트로닉스 가부시키가이샤 | Ｅｃｃ 방식 에러 복구 회로를 갖는 반도체 메모리 장치 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5220730A (en) * | 1975-08-09 | 1977-02-16 | Fujitsu Ltd | Memory unit |
| JPS53143134A (en) * | 1977-05-20 | 1978-12-13 | Hitachi Ltd | Semiconductor memory element |
| JPS55153196A (en) * | 1979-05-14 | 1980-11-28 | Nec Corp | Semiconductor memory |
| JPS5683896A (en) * | 1979-12-11 | 1981-07-08 | Nec Corp | Memory circuit |
| JPS5771596A (en) * | 1980-10-20 | 1982-05-04 | Fujitsu Ltd | Nonolithic memory chip provided with correcting function |
| JPS61214298A (ja) * | 1985-03-20 | 1986-09-24 | Toshiba Corp | 誤り訂正機能を備えた半導体記憶装置 |
-
1985
- 1985-06-28 JP JP60143196A patent/JPS623498A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5220730A (en) * | 1975-08-09 | 1977-02-16 | Fujitsu Ltd | Memory unit |
| JPS53143134A (en) * | 1977-05-20 | 1978-12-13 | Hitachi Ltd | Semiconductor memory element |
| JPS55153196A (en) * | 1979-05-14 | 1980-11-28 | Nec Corp | Semiconductor memory |
| JPS5683896A (en) * | 1979-12-11 | 1981-07-08 | Nec Corp | Memory circuit |
| JPS5771596A (en) * | 1980-10-20 | 1982-05-04 | Fujitsu Ltd | Nonolithic memory chip provided with correcting function |
| JPS61214298A (ja) * | 1985-03-20 | 1986-09-24 | Toshiba Corp | 誤り訂正機能を備えた半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455792B1 (ko) * | 2000-07-27 | 2004-11-15 | 엔이씨 일렉트로닉스 가부시키가이샤 | Ｅｃｃ 방식 에러 복구 회로를 갖는 반도체 메모리 장치 |
| US6851081B2 (en) | 2000-07-27 | 2005-02-01 | Nec Electronics Corporation | Semiconductor memory device having ECC type error recovery circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6678860B1 (en) | Integrated circuit memory devices having error checking and correction circuits therein and methods of operating same | |
| JPS6273500A (ja) | 半導体記憶装置 | |
| US20060069851A1 (en) | Integrated circuit memory devices that support detection of write errors occuring during power failures and methods of operating same | |
| JPH02278449A (ja) | フオールト・トレラント・メモリ・システム | |
| CN110389851A (zh) | 具有错误校正功能的存储器设备及其操作方法 | |
| EP0186719A1 (en) | Device for correcting errors in memories | |
| JPS6061837A (ja) | エラ−訂正装置 | |
| JP2001249854A (ja) | メモリ設計のための共有式誤り訂正 | |
| US7426683B2 (en) | Semiconductor memory device equipped with error correction circuit | |
| JPS6237423B2 (ja) | ||
| JPS60133599A (ja) | 半導体メモリ装置 | |
| US3898443A (en) | Memory fault correction system | |
| US7949933B2 (en) | Semiconductor integrated circuit device | |
| JP2669303B2 (ja) | ビットエラー訂正機能付き半導体メモリ | |
| US5386387A (en) | Semiconductor memory device including additional memory cell block having irregular memory cell arrangement | |
| JPS58220299A (ja) | メモリ・システム | |
| US7904786B2 (en) | Assisted memory system | |
| JPS623498A (ja) | オンチツプｅｃｃ回路付半導体記憶装置 | |
| JPS60167051A (ja) | 記憶装置 | |
| JPS61182151A (ja) | 半導体記憶装置 | |
| RU1795520C (ru) | Полупроводниковое оперативное запоминающее устройство с коррекцией информации | |
| JPS61261896A (ja) | 半導体記憶装置 | |
| JPS6223902B2 (ja) | ||
| JPS61192099A (ja) | 半導体記憶装置 | |
| JPH0746517B2 (ja) | 半導体メモリ及びそのテスト方法 |