JPS6235522A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6235522A JPS6235522A JP17511085A JP17511085A JPS6235522A JP S6235522 A JPS6235522 A JP S6235522A JP 17511085 A JP17511085 A JP 17511085A JP 17511085 A JP17511085 A JP 17511085A JP S6235522 A JPS6235522 A JP S6235522A
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- polycrystalline silicon
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に多結晶シリ
コンを用いた配線層の形成方法に関する。
コンを用いた配線層の形成方法に関する。
近年、ＭＯ８型トランジスタ（以下ＭＯ８Ｔと記す）の
ゲー）［極材質として従来のＡＩの替りに多結晶シリコ
ンを用いるいわゆるシリコンゲート型ＭＯ８Ｔが実用化
されている。
ゲー）［極材質として従来のＡＩの替りに多結晶シリコ
ンを用いるいわゆるシリコンゲート型ＭＯ８Ｔが実用化
されている。
このシリコンゲート型ＭＯ８Ｔは従来のアルミグー１−
戯ＭＯ８Ｔに比べて、ゲート直下のチャンネルに電流が
流れ始めるしきい値電圧ＶＴが低くできるため、消費電
力を減らしかつ周波数特性を牧舎できること、シリコン
ゲート電極膜をマスクとしてソースドレイン領域の不純
物拡散が可能なため、ソースドレイン領域に対するゲー
ト部分の位置精度が大幅に向上すること、およびシリコ
ンゲート層を配線層として使用できるので、設計が容易
になり、歩留りや実装密度の点で有利となること等の要
因によりＭＯ８ＩＣではほとんどシリコンゲート型ＭＯ
８Ｔが採用されている。
戯ＭＯ８Ｔに比べて、ゲート直下のチャンネルに電流が
流れ始めるしきい値電圧ＶＴが低くできるため、消費電
力を減らしかつ周波数特性を牧舎できること、シリコン
ゲート電極膜をマスクとしてソースドレイン領域の不純
物拡散が可能なため、ソースドレイン領域に対するゲー
ト部分の位置精度が大幅に向上すること、およびシリコ
ンゲート層を配線層として使用できるので、設計が容易
になり、歩留りや実装密度の点で有利となること等の要
因によりＭＯ８ＩＣではほとんどシリコンゲート型ＭＯ
８Ｔが採用されている。
ゲート１！極となる多結晶シリコンパターンを形成する
には以下の方法が用いられている。
には以下の方法が用いられている。
まず第２図（ａ）に示すように表面に酸化膜２を有する
シリコン基板１上に化学的気相成長法により多結晶シリ
コン層３を成長させる。具体的には、石英管内にシリコ
ン基板１を並べ、シランガス（ＳｉＨ＋）を流量２５０
ｍ１／分、圧力０．８Ｔｏｒの条件で流し、石英管内を
６００〜６４０℃に加熱するとシリコン基板】上に８０
〜１００Ａ、／分の速度で多結晶シリコン層が成長する
。通常多結晶シリコン１３の厚さが４０００〜６０００
Ａになる様設定する。その後所定の′電気伝導度を得
るために多結晶シリコン層３に熱拡散法により燐もしく
はホウ素の様な不純物を拡散させる。
シリコン基板１上に化学的気相成長法により多結晶シリ
コン層３を成長させる。具体的には、石英管内にシリコ
ン基板１を並べ、シランガス（ＳｉＨ＋）を流量２５０
ｍ１／分、圧力０．８Ｔｏｒの条件で流し、石英管内を
６００〜６４０℃に加熱するとシリコン基板】上に８０
〜１００Ａ、／分の速度で多結晶シリコン層が成長する
。通常多結晶シリコン１３の厚さが４０００〜６０００
Ａになる様設定する。その後所定の′電気伝導度を得
るために多結晶シリコン層３に熱拡散法により燐もしく
はホウ素の様な不純物を拡散させる。
続いて第２図（ｂ）に示すように、多結晶７９３７層３
上にフォトレジスト膜を塗布したのちフォトレジスト膜
上に選択的露光および現像処理を施し、フォトレジスト
パターン４を形成する。
上にフォトレジスト膜を塗布したのちフォトレジスト膜
上に選択的露光および現像処理を施し、フォトレジスト
パターン４を形成する。
その後、例えばフロン系ガスと酸素（０２）との混合カ
スによる反応性プラズマエツチングにより、第２図（Ｃ
）に示すように、フォトレジストパターン４をマスクと
し多結晶ンリコン層３を選択的にエツチングし、しかる
後第２図（ｄ）のように、フォトレジストパターン４を
除去して、多結晶シリコンパターン６を完成させる。
スによる反応性プラズマエツチングにより、第２図（Ｃ
）に示すように、フォトレジストパターン４をマスクと
し多結晶ンリコン層３を選択的にエツチングし、しかる
後第２図（ｄ）のように、フォトレジストパターン４を
除去して、多結晶シリコンパターン６を完成させる。
しかしながら、上述した従来のフォトリングラフィおよ
びプラズマエツチング方法では、多結晶シリコ；／パタ
ーン６の周縁部７の断面形状は直角に近い、非常に角ば
った形状となり、そのため第２図（ｅ）に示すように多
結晶シリコンパターン６上に酸化シリコン薄層のような
絶縁膜８を付着させ、さらにその上にアルミニウム等の
電気的配線層９−を形成すると、多結晶シリコンパター
ン６の周縁部７において配線層９が断線する欠点がある
。
びプラズマエツチング方法では、多結晶シリコ；／パタ
ーン６の周縁部７の断面形状は直角に近い、非常に角ば
った形状となり、そのため第２図（ｅ）に示すように多
結晶シリコンパターン６上に酸化シリコン薄層のような
絶縁膜８を付着させ、さらにその上にアルミニウム等の
電気的配線層９−を形成すると、多結晶シリコンパター
ン６の周縁部７において配線層９が断線する欠点がある
。
本発明の目的は、上記欠点を除去し、ゲート電極全構成
する多結晶シリコンパターンの端部で電気的配線層の切
断が生じない半導体装置の製造方法を提供することにあ
る。
する多結晶シリコンパターンの端部で電気的配線層の切
断が生じない半導体装置の製造方法を提供することにあ
る。
本発明の半導体装置の製造方法は、半導体基板の一主面
上に形成された多結晶シリコン層を選択的に除去し多結
晶シリコンパターンを形成する工程と、多結晶シリコン
パターン周縁の角の部分を露出させ他の部分全体を覆う
耐エツチング膜を形−成する工程と、前記多結晶シリコ
ンパターン周縁の角の部分をプラズマエツチング法によ
り除去する工程とを含んで構成される。
上に形成された多結晶シリコン層を選択的に除去し多結
晶シリコンパターンを形成する工程と、多結晶シリコン
パターン周縁の角の部分を露出させ他の部分全体を覆う
耐エツチング膜を形−成する工程と、前記多結晶シリコ
ンパターン周縁の角の部分をプラズマエツチング法によ
り除去する工程とを含んで構成される。
次に図面を用いて本発明の実施例を詳細に説明する。
第１図（ａ）ないしくｄ）は本発明の一実施例を説明す
るための製造工程順に示した断面図である。
るための製造工程順に示した断面図である。
まず、第２図（ａ）ないしくｄ）で説明した工程を経て
多結晶シリコンパターン６が形成されたシリコン基板１
上に粘度の小さいフォトレジストを回転塗布法により塗
布する。例えば、普通品の１／１ｏ程度の粘度である数
ｃｐ（センチボイズ）の７オトレジストを、４０００回
／秒の回転速度で塗布すると、第１図（ａ）で示される
フォトレジスト膜１３の厚さは、ｔｌぼ０．２〜０．３
μｍ程度と多結晶シリコンパターン６の約半分程度の厚
さになる。従って多結晶シリコンパターン６の周縁部７
では、第１図（ａ）に示す様に、フォトレジスト膜１３
により抜機されずに露出する。
多結晶シリコンパターン６が形成されたシリコン基板１
上に粘度の小さいフォトレジストを回転塗布法により塗
布する。例えば、普通品の１／１ｏ程度の粘度である数
ｃｐ（センチボイズ）の７オトレジストを、４０００回
／秒の回転速度で塗布すると、第１図（ａ）で示される
フォトレジスト膜１３の厚さは、ｔｌぼ０．２〜０．３
μｍ程度と多結晶シリコンパターン６の約半分程度の厚
さになる。従って多結晶シリコンパターン６の周縁部７
では、第１図（ａ）に示す様に、フォトレジスト膜１３
により抜機されずに露出する。
次に例えばフロン系ガスと酸素（０２）の混合ガスによ
る反応性プラズマエツチング法により、多結晶シリコン
パターン６を所定の厚さにエツチングすると、第１図（
ｂ）に示す様に、多結晶シリコンパターン６の周縁部１
７の角の部分即ち、フォトレジスト膜１３から算出した
部分のみがエツチングされる。
る反応性プラズマエツチング法により、多結晶シリコン
パターン６を所定の厚さにエツチングすると、第１図（
ｂ）に示す様に、多結晶シリコンパターン６の周縁部１
７の角の部分即ち、フォトレジスト膜１３から算出した
部分のみがエツチングされる。
次に、フォトレジスト膜１３を除去すると、第１図（Ｃ
）に示す様に、多結晶パターン６０周縁部１７の断面形
状は第２図（ｄ）の従来方法の場合に比べてかなり丸み
が形成されたものとなる。
）に示す様に、多結晶パターン６０周縁部１７の断面形
状は第２図（ｄ）の従来方法の場合に比べてかなり丸み
が形成されたものとなる。
この断面形状は多結晶シリコンパターン６の厚さ、フォ
トレジスト膜１３の厚さおよびプラズマエツチング時間
の条件により自在に調節することが可能である。即ち、
フォトレジスト膜１３が薄いほどおよびプラズマエツチ
ングの時間が長いほど周縁部１７の断面形状の丸みは大
きくなる。
トレジスト膜１３の厚さおよびプラズマエツチング時間
の条件により自在に調節することが可能である。即ち、
フォトレジスト膜１３が薄いほどおよびプラズマエツチ
ングの時間が長いほど周縁部１７の断面形状の丸みは大
きくなる。
次に第１図（ｄ）に示すように、多結晶シリコンパター
ン６上に酸化シリコン薄層のような絶縁膜１８を付着さ
せ、さらにその上にアルミニウム等からなる電気的配線
層１９を形成する。以下従来の軸゛造工程により半導体
装置を完成させる。
ン６上に酸化シリコン薄層のような絶縁膜１８を付着さ
せ、さらにその上にアルミニウム等からなる電気的配線
層１９を形成する。以下従来の軸゛造工程により半導体
装置を完成させる。
以上説明した本発明により形成された多結晶シリコンパ
ターン１６では周縁部１７の断面形状が適当に丸みをお
びているため、配線層１９は多結晶シリコンパターン１
６の周縁部１７の部分において断線することなく、多結
晶シリコンパターン１６と交差させることが可能となる
。
ターン１６では周縁部１７の断面形状が適当に丸みをお
びているため、配線層１９は多結晶シリコンパターン１
６の周縁部１７の部分において断線することなく、多結
晶シリコンパターン１６と交差させることが可能となる
。
即ち本発明によｌれば、多結晶シリコンパターン周縁部
での電気配線層の断線の問題は解決し、半導体装置の歩
留り向上による原価低減および信頼性の向上に顕著な効
果を奏する。
での電気配線層の断線の問題は解決し、半導体装置の歩
留り向上による原価低減および信頼性の向上に顕著な効
果を奏する。
第１図（ａ）ないしく内は本発明の一実施例を説明する
だめの工程断面図、第２図（ａ）ないしくｅ）は従来の
半導体装置の製造方法を説明するだめの工程断面図であ
る。 １・・・・・・シリコン基板、２・・・・・・酸化膜、
３・・・・・・多結晶シリコン層、４・・・・・フォト
レジストパターン、６・・・・・・多結晶シリコンパタ
ーン、７．１７・・・・・・周縁部、８，１８・・・・
・・絶線膜、９ 、１９ ゛−−−−−配線層、１３・
・・・・・フォトレジスト膜。 代理人 弁理士 内 原 晋び：）又Ｊじ７・′
だめの工程断面図、第２図（ａ）ないしくｅ）は従来の
半導体装置の製造方法を説明するだめの工程断面図であ
る。 １・・・・・・シリコン基板、２・・・・・・酸化膜、
３・・・・・・多結晶シリコン層、４・・・・・フォト
レジストパターン、６・・・・・・多結晶シリコンパタ
ーン、７．１７・・・・・・周縁部、８，１８・・・・
・・絶線膜、９ 、１９ ゛−−−−−配線層、１３・
・・・・・フォトレジスト膜。 代理人 弁理士 内 原 晋び：）又Ｊじ７・′
Claims (1)
- 半導体基板の一主面上に形成された多結晶シリコン層を
選択的に除去し多結晶シリコンパターンを形成する工程
と、該多結晶シリコンパターン周縁の角の部分を露出さ
せ他の部分全体を覆う耐エッチング膜を形成する工程と
、前記多結晶シリコンパターン周縁の角の部分をプラズ
マエッチング法により除去する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17511085A JPS6235522A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17511085A JPS6235522A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6235522A true JPS6235522A (ja) | 1987-02-16 |
Family
ID=15990439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17511085A Pending JPS6235522A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235522A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466192B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
1985
- 1985-08-08 JP JP17511085A patent/JPS6235522A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466192B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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