JPS6235579A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6235579A JPS6235579A JP17478285A JP17478285A JPS6235579A JP S6235579 A JPS6235579 A JP S6235579A JP 17478285 A JP17478285 A JP 17478285A JP 17478285 A JP17478285 A JP 17478285A JP S6235579 A JPS6235579 A JP S6235579A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- buffer layer
- grown
- type
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
この発明は、２次元電子ガスをチャネルとする半導体装
置の製造方法において、 まずバッファ層をｎ型としてエピタキシャル成長し、か
つ他の半導体層の成長前にその表面をサーマルエツチン
グすることにより、 良好で安定した特性の該半導体装置の生産性を向上する
ものである。
置の製造方法において、 まずバッファ層をｎ型としてエピタキシャル成長し、か
つ他の半導体層の成長前にその表面をサーマルエツチン
グすることにより、 良好で安定した特性の該半導体装置の生産性を向上する
ものである。
本発明は半導体装置の製造方法、特に空間分離型ドーピ
ングにより２次元電子ガスをチャネルとする半導体装置
の製造方法の改善に関する。
ングにより２次元電子ガスをチャネルとする半導体装置
の製造方法の改善に関する。
半導体装置の高速化等を目的として、砒化ガリウム（Ｇ
ａＡｓ）系などの化合物半導体の実用化が進められ、更
に不純物ドーピング領域とキャリア移動領域とを空間的
に分離し、２次元状態の電子をキャリアとするヘテロ接
合電界効果トランジスタ等の高移動度の半導体装置が開
発されている。
ａＡｓ）系などの化合物半導体の実用化が進められ、更
に不純物ドーピング領域とキャリア移動領域とを空間的
に分離し、２次元状態の電子をキャリアとするヘテロ接
合電界効果トランジスタ等の高移動度の半導体装置が開
発されている。
この２次元電子ガスが蓄積されるチャネル層は基板との
間のバッファ層を兼ねることが多く、活性領域の半導体
層に比較してその厚さを極めて大きくすることが従来必
要であり、エピタキシャル成長プロセスの大きい負担と
なっている。
間のバッファ層を兼ねることが多く、活性領域の半導体
層に比較してその厚さを極めて大きくすることが従来必
要であり、エピタキシャル成長プロセスの大きい負担と
なっている。
前記へテロ接合電界効果トランジスタの構造の一例を第
３図に示す。
３図に示す。
本従来例では半絶縁性ＧａＡｓ基板１１上に、ノンドー
プのｉ型ＧａＡｓ層１３、これより電子親和力が小さい
砒化アルミニウムガリウム（＾１ｘＧａ＋−，Ａｓ）石
工４、及び不純物濃度が例えば２×１０１１１ＬＪ″ｆ
ｆ程度のｎ型ＧａＡｓ［１５が設けられている。このｉ
型ＧａＡｓ層１３はバッファ層並びに後述の如くチャネ
ル層として機能し、Δ−ＩＧａＡｓ層１４は電子供給層
、ｎ型ＧａＡｓ層１５はキャップ層である。
プのｉ型ＧａＡｓ層１３、これより電子親和力が小さい
砒化アルミニウムガリウム（＾１ｘＧａ＋−，Ａｓ）石
工４、及び不純物濃度が例えば２×１０１１１ＬＪ″ｆ
ｆ程度のｎ型ＧａＡｓ［１５が設けられている。このｉ
型ＧａＡｓ層１３はバッファ層並びに後述の如くチャネ
ル層として機能し、Δ−ＩＧａＡｓ層１４は電子供給層
、ｎ型ＧａＡｓ層１５はキャップ層である。
へ１ＧａＡｓ層１４は、例えばｉ型ＧａＡｓＪｉ１３と
の界面近傍の厚さ約５ ｎｍの領域をノンドープとし、
その他の領域に濃度２ ＸＩＯ”ｃｍ−３程度のドナー
不純物を含んで、この層からｉ型ＧａＡｓ層１３へ遷移
した電子によって、ヘテロ接合界面近傍に２次元電子ガ
ス１３ｅが形成される。ｎ型ＧａＡｓ層１５上にソース
及びドレイン電極１６が設けられ、この両電極間のｎ型
ＧａＡｓ層１５を選択的にエツチングしＡｌＧａＡｓ層
１４に接して設けられたゲート電極１７で、前記２次元
電子ガス１３ｅの面濃度を制御することによりトランジ
スタ動作が行われ名。
の界面近傍の厚さ約５ ｎｍの領域をノンドープとし、
その他の領域に濃度２ ＸＩＯ”ｃｍ−３程度のドナー
不純物を含んで、この層からｉ型ＧａＡｓ層１３へ遷移
した電子によって、ヘテロ接合界面近傍に２次元電子ガ
ス１３ｅが形成される。ｎ型ＧａＡｓ層１５上にソース
及びドレイン電極１６が設けられ、この両電極間のｎ型
ＧａＡｓ層１５を選択的にエツチングしＡｌＧａＡｓ層
１４に接して設けられたゲート電極１７で、前記２次元
電子ガス１３ｅの面濃度を制御することによりトランジ
スタ動作が行われ名。
以上説明した如き従来のへテロ接合電界効果トランジス
タのエネルギー準位は第４図（ａｌの様であり、２次元
電子ガス１３ｅはｉ型ＧａＡｓ層１３のＡｌＧａＡｓ層
１４との界面近傍に形成される伝導帯のエネルギー準位
の井戸に蓄積されている。このエネルギー準位の曲がり
は、これを構成する半導体単結晶の禁制帯幅とフェルミ
準位Ｅ、とによって定まる。
タのエネルギー準位は第４図（ａｌの様であり、２次元
電子ガス１３ｅはｉ型ＧａＡｓ層１３のＡｌＧａＡｓ層
１４との界面近傍に形成される伝導帯のエネルギー準位
の井戸に蓄積されている。このエネルギー準位の曲がり
は、これを構成する半導体単結晶の禁制帯幅とフェルミ
準位Ｅ、とによって定まる。
第４図ｆａ）に示したエネルギー準位は、バッファ層で
あるｉ型ＧａＡｓ層１３が例えば０．８μｍ程度以上の
十分な厚さを有する場合である。ｉ型ＧａＡｓＪｉ１３
が薄い場合には第４図（ｂｌに示す如く、ｉ型ＧａＡｓ
層１３のＡｌＧａＡｓ層１４との界面近傍の伝導帯の最
低部がフェルミ準位Ｅ、よりも上となり２次元電子ガス
１３ｅが蓄積されなくなる。
あるｉ型ＧａＡｓ層１３が例えば０．８μｍ程度以上の
十分な厚さを有する場合である。ｉ型ＧａＡｓＪｉ１３
が薄い場合には第４図（ｂｌに示す如く、ｉ型ＧａＡｓ
層１３のＡｌＧａＡｓ層１４との界面近傍の伝導帯の最
低部がフェルミ準位Ｅ、よりも上となり２次元電子ガス
１３ｅが蓄積されなくなる。
これは半絶縁性ＧａＡｓ基板１１とｉ型ＧａＡｓバッフ
ァ層１３との界面に界面準位が形成され、この界面準位
に伴ってノンドープのｉ型ＧａＡｓ層１３全体のエネル
ギー準位が上がっているためである。なおこの様な界面
準位の形成は、例えば炭素（Ｃ）酸素（０□）等の不純
物の付着、或いは結晶の乱れなどにより基板１１の表面
近傍がｐ型になっているためであると考えられている。
ァ層１３との界面に界面準位が形成され、この界面準位
に伴ってノンドープのｉ型ＧａＡｓ層１３全体のエネル
ギー準位が上がっているためである。なおこの様な界面
準位の形成は、例えば炭素（Ｃ）酸素（０□）等の不純
物の付着、或いは結晶の乱れなどにより基板１１の表面
近傍がｐ型になっているためであると考えられている。
ヘテロ接合電界効果トランジスタなどの精密な半導体積
層構造は、従来分子線エピタキシャル成長方法（ＭＢＥ
法）で全半導体層を連続して成長しているが、所要の成
長時間の大半がバッファ層に占められており、エピタキ
シャル成長のスループットを向上する手段が要望されて
いる。
層構造は、従来分子線エピタキシャル成長方法（ＭＢＥ
法）で全半導体層を連続して成長しているが、所要の成
長時間の大半がバッファ層に占められており、エピタキ
シャル成長のスループットを向上する手段が要望されて
いる。
更にＭＢＥ法によって半導体層を厚く成長する間に、オ
ーバルデフエクト（ｏｖａｌ ｄｅｆｅｃｔ）と呼ばれ
る特有の大きい表面欠陥が次第に増加する傾向があり、
この点からも改善が必要とされている。
ーバルデフエクト（ｏｖａｌ ｄｅｆｅｃｔ）と呼ばれ
る特有の大きい表面欠陥が次第に増加する傾向があり、
この点からも改善が必要とされている。
前記問題点は、半絶縁性化合物半導体基板上にｎ型半導
体バ・ノファ層を予めエピタキシャル成長し、該バッフ
ァ層の表面をエツチングする真空加熱処理を施した後大
気中に曝すことなく、２次元電子ガスが蓄積されるノン
ドープのｉ形半導体チャネル層を含む所要の半導体層を
、該バッファ層上にエピタキシャル成長する本発明によ
る半導体装置の製造方法により解決される。
体バ・ノファ層を予めエピタキシャル成長し、該バッフ
ァ層の表面をエツチングする真空加熱処理を施した後大
気中に曝すことなく、２次元電子ガスが蓄積されるノン
ドープのｉ形半導体チャネル層を含む所要の半導体層を
、該バッファ層上にエピタキシャル成長する本発明によ
る半導体装置の製造方法により解決される。
本発明によれば、バッファ層のエピタキシャル成長を他
の半導体層の成長から分離してその成長方法を選択し、
更に基板表面に起因する界面準位のバッファ層のエネル
ギー準位に対する影響を、バッファ層を低濃度のｎ型と
することにより抑制する。
の半導体層の成長から分離してその成長方法を選択し、
更に基板表面に起因する界面準位のバッファ層のエネル
ギー準位に対する影響を、バッファ層を低濃度のｎ型と
することにより抑制する。
バッファ層の表面は一旦大気中に曝されるが、バッファ
層とその上に成長させる他の半導体層との間に生ずる界
面準位は、バッファ層表面のサーマルエツチングにより
抑制される。
層とその上に成長させる他の半導体層との間に生ずる界
面準位は、バッファ層表面のサーマルエツチングにより
抑制される。
この様にバッファ層のエピタキシャル成長を分離するこ
とにより、バッファ層には例えば気相成長方法など・チ
ャネル層、電子供給層等には従来と同様にＭＢＥ法など
を選択することが可能となり、エピタキシャル成長のス
ルーブツトを容易に向上することができ、更にＭＢＥ法
特有のオーバルデフエクトも抑制される。
とにより、バッファ層には例えば気相成長方法など・チ
ャネル層、電子供給層等には従来と同様にＭＢＥ法など
を選択することが可能となり、エピタキシャル成長のス
ルーブツトを容易に向上することができ、更にＭＢＥ法
特有のオーバルデフエクトも抑制される。
基板−バッファ層、バッファ層−チャネル層間の界面準
位は前記の如くそれぞれ抑制され、チャネル層の電子供
給層との界面近傍に伝導帯の井戸がフェルミ準位より深
く形成されて、高面濃度の２次元電子ガスが蓄積される
。
位は前記の如くそれぞれ抑制され、チャネル層の電子供
給層との界面近傍に伝導帯の井戸がフェルミ準位より深
く形成されて、高面濃度の２次元電子ガスが蓄積される
。
以下本発明を実施例により具体的に説明する。
第１図はへテロ接合電界効果トランジスタに本発明を適
用した実施例を示す工程順模式側断面図、第２図はその
エネルギー準位を示す図である。
用した実施例を示す工程順模式側断面図、第２図はその
エネルギー準位を示す図である。
第１図ｆａｔ参照： 気相エピタキシャル成長方法によ
り、半絶縁性ＧａＡｓ基板１上にｎ型ＧａＡｓバッファ
層２を、例えば不純物濃度２ ＸＩＯ”ｃ＋ｎ−’、厚
さ０．２μｍ程度に成長する。
り、半絶縁性ＧａＡｓ基板１上にｎ型ＧａＡｓバッファ
層２を、例えば不純物濃度２ ＸＩＯ”ｃ＋ｎ−’、厚
さ０．２μｍ程度に成長する。
気相エピタキシャル成長方法としては、例えばガリウム
（Ｇａ）源に金属Ｇａ−、砒素（Ａｓ）源に３塩化砒素
（ＡｓＣｈ）を用いる塩化物法、又はＧａ源にトリメチ
ルガリウム（Ｇａ （ＣＨ３） ３）、Ａｓ源にアルシ
ン（ＡｓＨ３）を用いる有機金属熱分解気相成長方法（
ＭＯＣＶＤ法）などを適用する。
（Ｇａ）源に金属Ｇａ−、砒素（Ａｓ）源に３塩化砒素
（ＡｓＣｈ）を用いる塩化物法、又はＧａ源にトリメチ
ルガリウム（Ｇａ （ＣＨ３） ３）、Ａｓ源にアルシ
ン（ＡｓＨ３）を用いる有機金属熱分解気相成長方法（
ＭＯＣＶＤ法）などを適用する。
第１図（ｂ）参照： ｎ型ＧａＡｓバッファ層２上に、
ノンドープの）型ＧａＡｓチャネル層３ 、ＡｌＧａＡ
ｓ電子供給層４及びｎ型ＧａＡｓキャップ層５を、？Ｉ
ＢＥ法によりエピタキシャル成長する。
ノンドープの）型ＧａＡｓチャネル層３ 、ＡｌＧａＡ
ｓ電子供給層４及びｎ型ＧａＡｓキャップ層５を、？Ｉ
ＢＥ法によりエピタキシャル成長する。
この成長を行うには、まず前記バッファ層２を成長した
基板１を従来技術により化学洗浄した後ＭＢＥ装置の前
室に収容し、例えば一旦１０− ” Ｔｏｒｒ程度に排
気し１０−８〜１０− ’Ｔｏｒｒ程度の的雰囲気とし
、温度７５０℃程度に約３分間加熱するサーマルエツチ
ングを行う。
基板１を従来技術により化学洗浄した後ＭＢＥ装置の前
室に収容し、例えば一旦１０− ” Ｔｏｒｒ程度に排
気し１０−８〜１０− ’Ｔｏｒｒ程度の的雰囲気とし
、温度７５０℃程度に約３分間加熱するサーマルエツチ
ングを行う。
この基板１を真空状態を保ちつつ成長室内に移動し、例
えば成長温度６８０℃、成長速度ＧａＡｓ １．０μｍ
／ｈ、八１ＧａＡｓ １．４μｎ＋／ｈで、ノンドープ
のｉ型ＧａＡｓチャネルｒｒｉ３は厚さ約１１００ｎ、
Ａｌｏ、 ｚＧａｏ、 Ｊｓ電子供給層４はノンドー
プのスペーサ領域４ａの厚さ約５ｎｍ、シリコン（Ｓ＋
）ドーピング温度約ｌＸｌ０”ｃ＋ｎ−３のｎ型領域４
ｂの厚さ約９００ｍ、 ｎ型ＧａＡｓキャップ層５は厚
さ約１０ｎｍに成長する。
えば成長温度６８０℃、成長速度ＧａＡｓ １．０μｍ
／ｈ、八１ＧａＡｓ １．４μｎ＋／ｈで、ノンドープ
のｉ型ＧａＡｓチャネルｒｒｉ３は厚さ約１１００ｎ、
Ａｌｏ、 ｚＧａｏ、 Ｊｓ電子供給層４はノンドー
プのスペーサ領域４ａの厚さ約５ｎｍ、シリコン（Ｓ＋
）ドーピング温度約ｌＸｌ０”ｃ＋ｎ−３のｎ型領域４
ｂの厚さ約９００ｍ、 ｎ型ＧａＡｓキャップ層５は厚
さ約１０ｎｍに成長する。
第１図ｆｃ）参照： 前記半導体基体に従来技術により
ソース及びドレイン電極６、ゲート電極７が設けられ、
ヘテロ接合電界効果トランジスタ素子が完成する。
ソース及びドレイン電極６、ゲート電極７が設けられ、
ヘテロ接合電界効果トランジスタ素子が完成する。
本実施例のエネルギー準位は第２図の様になり、温度７
７Ｋにおいて、２次元電子ガス３ｅの面濃度約５ Ｘ
１０” ｃｍ−”、電子移動度約９ ＸＩＯ’ ｃｍ２
／ν、Ｓで、前記従来例の構造でバッファ層の厚さを１
μｍ程度としたときとほぼ等しい値を示した。
７Ｋにおいて、２次元電子ガス３ｅの面濃度約５ Ｘ
１０” ｃｍ−”、電子移動度約９ ＸＩＯ’ ｃｍ２
／ν、Ｓで、前記従来例の構造でバッファ層の厚さを１
μｍ程度としたときとほぼ等しい値を示した。
本実施例のウェーハ１枚当たりのエピタキシャル成長時
間は、厚さ約０．２−のｎ型ＧａＡｓバフファ層２のＭ
ＯＣＶＤ法による成長が約５分間、ｉ型ＧａＡｓチャネ
ル層３〜ｎ型ＧａＡｓキャップ層５のＭＢＩＥ法による
成長が約１０分間であり、前記従来構造の厚さ約０．８
μｍのｉ型ＧａＡｓバッファ層１３〜ｎ型ＧａＡｓキャ
ップ層１５のＭＢＥ法による成長に約４０分間が必要で
あるのに比較して、所要時間の大幅な削減、生産性の向
上が実現された。
間は、厚さ約０．２−のｎ型ＧａＡｓバフファ層２のＭ
ＯＣＶＤ法による成長が約５分間、ｉ型ＧａＡｓチャネ
ル層３〜ｎ型ＧａＡｓキャップ層５のＭＢＩＥ法による
成長が約１０分間であり、前記従来構造の厚さ約０．８
μｍのｉ型ＧａＡｓバッファ層１３〜ｎ型ＧａＡｓキャ
ップ層１５のＭＢＥ法による成長に約４０分間が必要で
あるのに比較して、所要時間の大幅な削減、生産性の向
上が実現された。
以上の説明はＧａＡｓ／ＡｌＧａＡｓ系へテロ接合電界
効果トランジスタを例としているが、本発明はこれに限
られるものではなく、他の半導体材料例えばＩｎＧａＡ
ｓ／ ＡｌＧａＡｓ、 ＩｎＰ系など、或いは２次元電
子ガスをチャネルとする他の半導体装置に適用して、同
様の効果を収めることができる。
効果トランジスタを例としているが、本発明はこれに限
られるものではなく、他の半導体材料例えばＩｎＧａＡ
ｓ／ ＡｌＧａＡｓ、 ＩｎＰ系など、或いは２次元電
子ガスをチャネルとする他の半導体装置に適用して、同
様の効果を収めることができる。
以上説明した如く本発明によれば、良好な特性の２次元
電子ガスをチャネルとするヘテロ接合電界効果トランジ
スタ等を、高い生産性で製造することが可能となり、そ
の実用化の推進に大きい効果が得られる。
電子ガスをチャネルとするヘテロ接合電界効果トランジ
スタ等を、高い生産性で製造することが可能となり、そ
の実用化の推進に大きい効果が得られる。
第１図はへテロ接合電界効果トランジスタにかかる本発
明の実施例の工程順模式側断面図、 第２図はそのエネルギー準位を示す図 第３図はへテロ接合電界効果トランジスタの従来例を示
す模式側断面図、 第４図は前記従来例のエネルギー準位の例を示す図であ
る。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はｎ型ＧａＡｓバフファ層、 ３はノンドープのｉ型ＧａＡｓチャネル層、３ｅは２次
元電子ガス、 ４はＡｌＧａＡｓ電子供給層、 ４ａはノンドープのスペーサ卸域、 ４ｂはｎ型領域、 ５はｎ型ＧａＡｓキャンプ層、 ６はソース及びドレイン電極、 ７はゲート電極を示す。 （久） 寥 Ｉ Ｚ 従来例ｏ）Ｒ式割前面図 享３ 口 従来合！ｊのキノロヒ導危ρＰＪを示す口秦４ 田
明の実施例の工程順模式側断面図、 第２図はそのエネルギー準位を示す図 第３図はへテロ接合電界効果トランジスタの従来例を示
す模式側断面図、 第４図は前記従来例のエネルギー準位の例を示す図であ
る。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はｎ型ＧａＡｓバフファ層、 ３はノンドープのｉ型ＧａＡｓチャネル層、３ｅは２次
元電子ガス、 ４はＡｌＧａＡｓ電子供給層、 ４ａはノンドープのスペーサ卸域、 ４ｂはｎ型領域、 ５はｎ型ＧａＡｓキャンプ層、 ６はソース及びドレイン電極、 ７はゲート電極を示す。 （久） 寥 Ｉ Ｚ 従来例ｏ）Ｒ式割前面図 享３ 口 従来合！ｊのキノロヒ導危ρＰＪを示す口秦４ 田
Claims (1)
- 半絶縁性化合物半導体基板上にｎ型半導体バッファ層を
予めエピタキシャル成長し、該バッファ層の表面をエッ
チングする真空加熱処理を施した後大気中に曝すことな
く、２次元電子ガスが蓄積されるノンドープのｉ形半導
体チャネル層を含む所要の半導体層を、該バッファ層上
にエピタキシャル成長することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17478285A JPS6235579A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17478285A JPS6235579A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6235579A true JPS6235579A (ja) | 1987-02-16 |
Family
ID=15984571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17478285A Pending JPS6235579A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235579A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012182203A (ja) * | 2011-02-28 | 2012-09-20 | Sumitomo Electric Ind Ltd | Ｉｉｉ族窒化物半導体素子、及びｉｉｉ族窒化物半導体素子を作製する方法 |
-
1985
- 1985-08-08 JP JP17478285A patent/JPS6235579A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012182203A (ja) * | 2011-02-28 | 2012-09-20 | Sumitomo Electric Ind Ltd | Ｉｉｉ族窒化物半導体素子、及びｉｉｉ族窒化物半導体素子を作製する方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2817995B2 (ja) | ▲ｉｉｉ▼―▲ｖ▼族化合物半導体ヘテロ構造基板および▲ｉｉｉ▼―▲ｖ▼族化合物ヘテロ構造半導体装置 | |
| JP3478005B2 (ja) | 窒化物系化合物半導体のエッチング方法および半導体装置の製造方法 | |
| JP3792390B2 (ja) | 半導体装置及びその製造方法 | |
| US4902643A (en) | Method of selective epitaxial growth for compound semiconductors | |
| JP3326704B2 (ja) | Ｉｉｉ／ｖ系化合物半導体装置の製造方法 | |
| JPH0732247B2 (ja) | 半導体装置 | |
| JPS6235579A (ja) | 半導体装置の製造方法 | |
| JPH09246527A (ja) | 半導体装置 | |
| JP3227083B2 (ja) | バイポーラトランジスタの作製方法 | |
| JPS62165317A (ja) | 半導体装置の製造方法 | |
| JPS6235577A (ja) | 半導体装置の製造方法 | |
| JPH0964054A (ja) | バイポーラトランジスタの作製方法 | |
| JPS62115831A (ja) | 半導体装置の製造方法 | |
| JP2689877B2 (ja) | ヘテロ接合ｆｅｔの製造方法 | |
| JP2687937B2 (ja) | 電界効果トランジスタ | |
| JP4770130B2 (ja) | 電界効果トランジスタ用エピタキシャルウェハ及び高電子移動度トランジスタ用エピタキシャルウェハ | |
| JPH03159135A (ja) | 半導体装置及びその製造方法 | |
| JPH025439A (ja) | 半導体基板 | |
| JP3057503B2 (ja) | 化合物半導体の成長方法 | |
| JP3120436B2 (ja) | 半導体装置用のエピタキシャル結晶の製造方法 | |
| JP2004063709A (ja) | 半導体装置の製造方法 | |
| JPS59110111A (ja) | 半導体装置の製造方法 | |
| JPS63148616A (ja) | 半導体装置の製造方法 | |
| JPH07211729A (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| JP2917690B2 (ja) | 化合物半導体装置の製造方法 |