JPS6235976A - 画像形成装置の制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明は画像形成を実行する複数のプロセス手段のシー
ケンスの実行タイミングを制御する画像形成装置の制御
装置に関する。

く解決すべき問題点〉 マイクロコンピュータの発展に伴なって、リレーシーケ
ンス回路や、ロジックＩＣの組み合わせによる論理回路
によって制御していた画像形成用負荷を、マイクロコン
ピュータのプログラム制御によって実現するようになっ
た。

そして、マイクロコンピュータ化するようになって、本
来それぞれの画像形成用負荷を平行制御するところを、
プログラム制御による時分割制御を行ない、仮想的に並
行制御を実現してきた。

ところが、高速応答性を要求される制御には、プログラ
ムによる時分割制御は適さない。

その為にこういった部品の制御には、１つの負荷に対し
て１つのマイクロコンピュータを対応Ｓせたり、専用の
ノ＼−ドウエア回路を伺加したりして対処していた。

たとえば複写機を例にあげて、これらの説明をする。

第２図は未発明を適用し得る複写機の構成図である。蛍
光灯などの原稿照明手段１００により原稿がスリツ］・
照明され、原稿像がズームレンズ１０７によって、感光
ドラムｌ　Ｏ８−、ｈに結像される。このときの原稿反
射光は、第１ミラーｌＯ１，第２ミラー１０２、第３ミ
ラー１０３、スームレンズ１０７、第４ミラー１０４　
　、　　第　５　ミ　ラ　−　１０５　　、　Σｌジ　
６　ミ　ラ　−　１０６を介して感光ドラム１０８に導
かれる。

感光ドラム１０８の矢印の方向への回転にあわせ、原稿
照明手段１００と第１ミラー１０１が矢印の方向に移動
する。そしてこれの７の速度で第２ミラー１０２と第３
ミラー１０３が矢印の方向に移動する。これは光軸１０
９の長さを一定にするためである。

そして原稿の長さ分、第１ミラー１０１が移動じたのち
、後進に切り替え、元の位置に戻る。尚、原稿先端位置
および第１ミラーの基本位置が、画先センサ１１０と走
査ホームポジションセンサ１１１によって検出できるよ
うになっている。

感光ドラム１０８の周辺には、−成帯電器１１２、ブラ
ンク露光照明器１１３、現像器１１４、転写帯電器１１
５、分離器ｌ１６、クリーナ１１７、除電器１１８が備
えられている。スリツＩ−露光された原稿の結像点の光
強度による電位変化によって形成された静電潜像を現像
し、それを複写紙に転写する。複写紙は搬送手段１１９
により定着器１２０を介し、排紙される。

この複写紙は上カセツｌ−１２１もしくは下カセット１
２２に保持されており、給紙ローラ１２３もしくは給紙
ローラ１２４により１枚ピックアップされ、レジストロ
ーラ１２５の位置で一時停止する。

第１ミラー１０１が矢印方向に移動し、画先センサ１１
０により、原稿先端部分の結像が行なわれる時刻を検知
し、そのときの感光ドラム１０８の結像位置が、転写帯
電器１１５の位置まで回転する時間を見計らい、この時
刻の複写紙の先端も転写帯電器１１５の位置に移動する
ように時間調整して、レジストローラ１２５を回転させ
、複写紙１−の画像位置合わせを行なう。

以１−の複′ｉ７機の動作を制御するのに、従来は機器
間ｊｆｐ用マイクロコンピュータを用いて行なっていた
。

たとえば、インテル社製の８０４９や８０５１がこれに
当たる。簡単のために、光学系の走査と複写紙の給紙の
制御に関する従来の制御回路を抽出し、第３図に示す。

図中２０１が、機器制御用マイクロコンピュータであり
、ＲＡＭ２０２、ＲＯＭ２０３と外部／ヘス２０３を介
して接続されている。マイクロコンピュータ２０１の内
部では、ＣＰＵ２１０、ＲＡＭ２１１．入力ボート２１
２、出カポ−）２１３、プログラマブル発振器２１４等
が内部パス２１５を介して接続されている。

入カポ−）２１２のボートＡＯには、走査ホームポジシ
ョンセンサ１１０から入力バッファ２２０を介し、信号
ＳＨＰが入力され、ボートＡｌには、画先センサｉｌｌ
から入力バッファ２２１を介し、信号ＳＴが入力され、
ボートＡ２にはレジストローラ２１５直前の紙センサ１
２６から、入力バッファ２２２を介し、信号ＰＲＥＧが
入力される。

信号ＳＨＰは、原稿照明手段１００が、基本位置にある
ときｌ、そうでないときＯ１信号ＳＴは原稿先端を結像
する位置に原稿照明手段１００が到達したとき、Ｏから
１に変化し、それ以外の位置では、０となる。信号ＰＲ
ＥＧは、レジストローラ１２５直前に複写紙があるとき
ｌ、そうでないときＯとなる。

原稿照明手段Ｚｏｏや第１ミラー１０１、第２ミラー１
０２、第３ミラー１０３はＤＣモータＭ２によって、駆
動される。最近のように無段階変倍を実施するためには
、主走査方向の縮小、拡大にはズームレンズ１０７で対
応し、副走査方向の縮小、拡大は原稿の走査速度をかえ
て実施する。この速度調整のために、走査モータコント
ローラ２３０を介し、ＤＣモータＭ２はマイクロコンピ
ュータ２０１より制御される。ポートＣＯは、プログラ
マブル発振器２１４の出力端子であり、この発振周波数
と走査速度１］標を対比させ、ＤＣモータＭ２を制御す
る。そしてエンコーダＥよりモータの回転速度を検出し
、これをフィードバックさせ、ＤＣモータＭ２を速度制
御信号Ｆｓに従った速度に保つように走査モータコント
ローラ２３０がモータＭ２の速度制御を行なう。尚、ポ
ートＢＯの信号ＦＷを１にすることにより、原稿照明手
段１００等が前進する向きにモータを回転させ、ポー１
−　Ｂ　１の信号ＲＶを１にすることにより後退する向
きにモータを回転させ、ポートＢ２の信号ＢＲＫを１に
することにより、ブレーキがかかる。

ポートＢ３からは信号ＭＭが出力され、メインモータド
ライバ２３１を介しメインモータＭ１に接続されている
。メインモータは感光ドラム１０８や給紙ローラ１２３
，１２４やレジストローラ１２５等、走査系を除く駆動
部分を動かすのに用いられる。そして信号ＭＭを１にし
たときメインモータＭｌは定速度回転を行ない、Ｏにし
たとき停止する。ポー）Ｂ４．Ｂ５は信号ＰＩＣＩ、Ｐ
ＩＣ２が出力され、ハンマドライバ２４０．２４１を介
しクラッチＣＬ１　、ＣＬ２にそれぞれ接続されている
。クラッチＣＬＩ、ＣＬ２はそれぞれ給紙ローラ１２３
゜１２４の回転、停止の制御をするもので、信号ＰＩＣ
Ｉ　、ＰＩＣ２をそれぞれｌにしたとき、給紙ローラが
回転し、０にしたとき停止する。

ポートＢ６は信号ＲＥＧが出力され、ハンマドライバ２
４２を介してクラッチＣＬ３に接続されている。クラッ
チＣＬ３はレジストローラ１２５の回転、停止を制御す
るもので、信号ＲＥＧを１にすることにより、レジスト
ローラ１２５が回転し、Ｏにすることにより停止１−す
る。

これ以外にも複写機の制御対象は、現像器の回転、停止
１−１現像バイアスの印加、各帯電器の電圧印加、除電
器のオンオフ、ズームレンズの駆動、操作部の表示、キ
ー人力制御など、数多くあるが、これらについては省略
した。

このような構成で、ＣＰＵ２１０を動作Ｓせ、複写機を
制御するプログラムの一例を第４図に示す。

ステップ５３０１では、ＲＡＭ２０２と内部ＲＡＭ２１
１の変数の初期値を代入し、複写機の初期設定を行なう
。

ステップ５３０２では、操作パネルの表示やキー人力の
処理を行なう。オペレータの指示の解析を行ない、それ
に対する表示や複写機の状態の表示を行なう。

ステップ３３０３では、帯電器、現像器などの電子写真
プロセスの制御を行なう。

ステップ５３０４では、複写紙の給紙制御を行なう。

ステップ５３０５では、複写紙の給紙と同期して、原稿
照明手段等の走査制御を行なう。

そしてステップ９３０８でズームレンズ移動などに用い
られる、ステッピングモータの駆動などを行ない、その
後、ステップ５３０２に戻って、これらの処理を繰り返
す。

このように複写機を制御するには、複数個の処理を時分
割して行なっている。

このような場合、操作表示処理を行なっているときに、
原稿照明手段が原稿先端位置を通過した場合、走査系処
理の番がまわってくるまで、原稿先端位置検出の時間が
遅れ、これにより、レジストローラ１２５の回転開始時
間が遅れ、複写紙上の画面位置が、前方しこずれてしま
うことがありうる。そのために、原稿先端位置検出等は
、その入力を割込入力端子に入れ、ＣＰＵに割込みをか
けるなどして、強制的にＣＰＵ２１０に原稿先端位置を
知らせ、その時刻からレジストローラ１２５の回転開始
時刻を算出させる、というような工夫が必要であった。

以トは数ｍｓのずれが、機器動作に悪影響を与える例を
示したが、一般に、ステップ３０２からステップ３０６
の各処理を完結してから次に進む方法では制（Ｊｌ＋が
できない。とくにステップ８３０３〜５３０５は、本来
同時進行するものなので同時処理が必要になる。従って
、リアルタイムモニタプログラムなどの基本プログラム
の下で、ステップ５３０２〜ステツプ５３０６を動作さ
せるか、または、ステップ５３０３からステップ５３０
５を１つのプログラムにまとめて記述するかのいずれか
を選択しなければならない。前者は、各ステップの処理
の切り替えに要する時間、すなわちオーバーヘッドが犬
きく、ＣＰＵの利用効率が低下する。後者の方式は、プ
ログラムが複雑になり制御機器の性能向」二によるプロ
グラム借の増大に伴ない、プログラムミスが増大しプロ
グラムに多大の時間を要する。

そして、前者のリアルタイムモニタを利用して時分割処
理を行なう場合でも、ステッピングモータなどの制御を
プログラムによって行なおうとすると、一定時間ごとに
そのプログラムが起動されないと騒音が発生する場合が
ある。このため、こうしたプログラムは定８’、ｊ　ｎ
ｎ　＊ｌ込処Ｉ甲など１行なわねばならず、こうした割
込処理が増すことによっても、プライオリティの高い処
理がＣＰＵ２１０で行なわれている時間、他の処理が待
たされるため、高速並列処理が実現できなくなり、ステ
ッピングモータや走査用モータ制御を別のマイクロコン
ピュータにまかせたりするようになり、マイクロコンピ
ュータ間の情報交換や、リアルタイムモニタ下でひんば
んにプログラムの切替を行なうことによるオーバーヘッ
ドの増大によって、本来の制御動作以外の処理をＣＰＵ
が行なっている割合か高くなり、その分ハードウェアも
大きくなリコスト増加の原因になっている。

さらに、応答性を高めるために、割込処理を多用したり
、プログラムの構造を特殊な形にすることによって、プ
ログラムがますます複雑になり、プログラムデパックの
時間が増大し、総合的な開発費の増大を課せられている
。

＜目的〉 本発明は、−］二二連来例の欠点を除去し、プログラム
制御によりながらも、同時に複数個の制御対象に関し、
高速応答性が保証でき、さらにプロゲラ１、作成も容易
になる画像形成装置の制御装置を提供することを目的と
する。

〈実施例〉 第１図は本発明の実施例の複写機の制御回路図である。

図において４０１が機器制御用マイクロコンピュータで
あり、１チツプ上に構成される。従来、内部ハス２１５
にはＣＰＵ２１０の内部ＲＡＭ２１１およびＩ１０ボー
ト類が接続されていたのに対し、内部バス２１５にデュ
アルポートＲＡＭ４１１を介し、並列プロセッサコント
ローラ４１２が接続される。又入力ポート２１２、出力
ポート２１３及びプログラマブル発振器２１４が並列プ
ロセッサコントローラ４１２に接続されている。

ここでデュアルポートＲＡＭ４１１は、ＣＰＵ２１０か
ら読み書きでき、並列プロセッサコントローラ４１２か
らも読み書きできる。そしてデュアルポー）　ＲＡＭ４
１１には複数個のプロセッサのレジスタ望域が割り付け
られており、並列プロセッサコントローラ４１２　ハ、
これらのプロセッサのレジスタ領域の値に応じて、複数
個のプロセッサの処理を実行する。

今、ＣＰＵ２１０からみてＲＡＭ２１１は００８番地か
ら７ＦＨ番地（１０進では、１２７番地だがアドレスに
関しては以後１６進数で示す）、デュアルボー）　ＲＡ
Ｍ４１１は８０８番地からＦＦ番地の１２８バイトにア
ドレス付けされている。

ここで、８０８番地から８７１−１番地の８バイトは、
プロセッサＯ用のレジスタとして定義し、８８８番地か
ら８ＦＨ番地の８バイトはプロセッサｌ用のレジスタと
して定義する。同様にして、Ｂ８Ｈ番地からＢＦＨ番地
の８バイトまで、８バイトづつ、それぞれプロセッサ２
からプロセッサ７用のレジスタとして定義する。

各プロセッサ用として割つけられた８バイトの領域のう
ち、最後尾の２バイトをプログラムカウンタとして利用
する。たとえばプロセッサｌの場合、８ＥＨ番地をプロ
グラムカウンタの上位８ビツトとし、８ＦＨ番地をプロ
グラムカウンタの下位８ビツトとする。そして、並列プ
ロセッサコントローラ４１２は、プロセッサ０からプロ
セッサ７までの各プロセッサに関し、２ノ丸イトづつの
計１６ビツトデータをインストラクションデータとして
フェッチするようにし、プログラムカウンタは、２づつ
インクレメントする。このようにすることによってプロ
グラムカウンタの最低位ピッ］・、すなわちプロセッサ
０からプロセッサ７のそれぞれにおけるビットＨＯから
ピッｌ−Ｈ７をホールト指示用のビットとして定義し、
このビットが１のとき対応するプロセッサのインストラ
クションのフェッチと実行を行なわないようにする。

又、デュアルポートＲＡＭ４１１のＣＯＨ番地からＦＦ
Ｈ番地まではプロセッサＯ〜７が共通に使用するメモリ
領域として定義する。

以−にのようなメモリの定義を行ない、並列プロセッサ
コントローラ４１２が逐次各プロセッサの処理を時分割
で実行することにより、ＣＰＵ２１０の下に複数個の独
立した、プロセッサが並列動作するようになる。

以下、ＣＰＵ２１０をインテル社製８０５１をモデルに
し、制御用マイクロコンピュータ４０１を構成した場合
を例にあげて説明する。

ＣＰＵ２．ＩＯは８ビツトマシンであり、インストラク
ションは１バイトから３バイトの可変長である。そして
１２ＭＨｚの基本クロックの場合、１ｐｓｅｃが実行の
単位となっており、すべてのインストラクションは、１
ｇ５ｅｃの整数倍の時間を要す。また、命令のフェッチ
は、Ｉｇｓｅｃを２分して、Ｉｇｓｅｃ中に２回行なわ
れ、ＲＡＭ領域の読み書きは１，１ｓｅｅに１回行なわ
れる。このときたとえば１バイト長の命令をフェッチす
る場合、１ｐｓｅｃの前半で命令をフェッチし実行開始
して、１ｐｓｅｃの後半で次の命令をフェッチするが、
後半でフェッチしたインストラクションデータは捨てら
れ、再び次のＩｇｓｅｃの前半で命令をフェッチし実行
する。すなわち、命令長かいくらであっても、また、実
行時間がいくらであっても、１　ｇｓｅｃの整数倍で外
部バスアクセスが実行される。たとえば第５図のような
プログラムは第６図のように実行される。

ステップ５６０１はレジスタ２の内容をＡレジスタに移
動し、ステップ６０２でＡレジスタの内容に５を加算し
、ステップ５８０３でデータポインタレジスタの内容を
インクレメントしてステップ３６０４でデータポインタ
レジスタでアドレスされるＲＡＭにＡレジスタの内容を
書き込む。このときの機械語は、１バイトを２桁の１６
進数で表わしたときＥＡＨ，２４Ｈ。

０５８　、Ａ３Ｈ、ＦＯ）ｌの計５７−イトになる。

そしてステップ５６０１．５６０２は１ｋｓｅｃ、ステ
ップ５６０３．５６０４は２弘ＳｅＣの実行時間となる
。このときのパスアクセスの様子は第６図のようになる
。期間α０の前半でステップ５６０１のインストラクシ
ョンＥＡＨがフェッチされ、後半でステップ５６０２の
インストラクション２４Ｈがフェッチきれる。この２４
Ｈは無視され、次の期間α１の前半で再びフェッチされ
、後半で０５Ｈがフェッチされ、実行も期間α１で行な
われる。

期間α２の前半でステップ５６０３のインストラクショ
ンＡ３．Ｈがフェッチされるが、実行に２ｇ５ｅｃを要
するので、期間α２の後半および期間α３の間の計３回
ステップ５６０４のインストラクションＦＯＲをフェッ
チするが、すべて無視される。期間α４の前半では再び
ＦＯＨがフェッチされ後半で次のインストラクションが
フェッチされる。ステップ５６０４はＲＡＭデータへの
書き込みを行なうため、期間α５ではインストラクショ
ンフェッチは行なわれず、ＲＡＭデータ書き込みのため
に外部バスが使われる。

尚期間α０〜α５はいずれも１２ＭＨ２のクロック使用
時には、ＩＩＬｓｅｃである。

並列プロセッサコントローラ４１２にオケルインストラ
クションセットはすべて２バイト固定長にする。すると
ＣＰＵ２１０の実行単位時ｎＦＩＣ１μｓ　ｅ　ｃ）で
１インストラクシヨンのフェッチができるようになる。

このようにして、ＣＰＵ２１０と並列プロセッサコント
ローラ４１２が外部バスインタフェース４１３を介して
外部バス２０４に接続されたＲＯＭ２０２を時分割的に
利用するように構成する。

ＣＰＵ２１０のインストラクションのなかで最長の実行
時間のものは４ＩＬｓ　ｅ　ｃである。

従って、−担このインストラクションのフェッチがＣＰ
Ｕ２１０によって行なわれると、４μ５ｅｃＬ７）間Ｃ
ＰＵ２１０に外部バス２０４が専有される。従って、並
列プロセッサコントローラ４１２がこの間に、インスト
ラクションフェッチを要求しても、４ｇ５ｅｃの間実行
が待たされる。第７図にこの様子を示す。

ｋＭｔ８１１に並列プロセッサコントローラ４１２がイ
ンストラクションフェッチを行なおうとしたとき、ＣＰ
Ｕ２１０が４ｇｓ　ｅ　ｃかかるインストラクションの
実行を開始したとすると、期間α８０１．α８０２．α
８０３．α８０４では、外部ハスインターフェース４１
３をＣＰＵ２１０が専有する。そして期間α８１２で、
並列プロセッサコントローラ４１２の要求が受けつけら
れ、外部７へスインターフエース４１３を専有し、並列
プロセッサのうちの１つのプロセッサのためのインスト
ラクション２バイトをフェッチする。そしてその次の期
間α８０５はＣＰＵ２１０が外部バスインターフェース
４１３を専有する。並列プロセッサコントローラ４１２
によって、インストラクションを実行するのに最大３ｐ
Ｌｓｅｃかかるとすると、最悪の場合、並列プロセッサ
コントローラがインストラクションフェッチ要求を峙刻
ｔ８１１で行なってから、実行の期間α８Ｉ３゜α８１
４．α８１５を終了するまで８ｇ５ｅｃかかる。そこで
、常に８μＳｅＣごとに並列プロセッサコントローラ４
１２がインストラクションフェッチ要求を出すように構
成することにより、８ｇ５ｅｃに１回だけ外部バス２０
４が並列プロセッサ用に使われ、残りの７４ｓｅｃをＣ
ＰＵ２１０が使うようになる。

第８図に並列プロセッサコントローラ４１２の基本動作
のフローチャートを示す、実行開始時、ステップ５８０
１で、並列プロセッサ４１２のうちプロセッサＯからプ
ロセッサ７を時分割で並列処理するためにプロセッサ番
号ｎを０にする。ステップ５８０２では命令をフェッチ
する時間わくを算出するために、バス不使用期間残数ｍ
を４に初期化する。ステップ５８０３で、外部ハスイン
ターフェース４１３に対しバス利用のための要求を行な
い、ステップ５８０４で１ｐ、ｓｅｃウェイトする。ス
テップＳ８０５でバス不使用期間残数ｍを１つデクレメ
ントする。ステップ５８０６では、バス利用期間になっ
たかどうか判断し、ＣＰＵ２１０がバス使用中なら、ス
テップ５８０３に戻ってくり返し、並列プロセッサコン
トローラ４１２にバスが割り当てられたら、ステップ５
８０７に進む。ステップ５８０７ではプロセッサｎのプ
ログラムカウンタの値の最下位ビットを０にした値をア
ドレスとして外部メモリからインストラクションの高位
バイトをフェッチする。たとえばｎがＯのときは、デュ
アルポートＲＡＭ４１１の８６８．８７８番地の２バイ
トがプログラムカウンタの値として使われる。ｎが１の
ときは８ＥＨ，８ＦＨ番地が使われる。すなわちｎ番目
のプロセッサＰ　ＲＯＣｎに対しては、（８０Ｈ十８　
Ｘ　ｎ　＋　６　）　ｉ　地がプログラムカウンタの高
位バイト （８０Ｈ＋８Ｘｎ＋７）番地が プログラムカウンタの低位バイト として用いられる。

そして、イン７；・ラクションの先頭バイトをフェッチ
するために最下位ビットを０にして１バイトフエツチを
行なう。ステップ３８０８では、最下位ビットを１にし
てインストラクションの２番目のバイトをフェッチする
。このように、ステップ５８０７，５８０８ｉ、ｍおい
て、Ｉｇｓｅｃの間、外部パス２０４を利用し、プロセ
ッサｎのためのインストラクションデータ２バイトをフ
ェッチする。ステップ５８０９では、パス不使用期間残
数ｍを見て、ｍが０になる才でステップ５８１０，５８
１１を繰り返す。ステップ８１０はＩｇｓｅｃウェイト
し、ステップ５８１１ではｍを１つデクレメントする。

こうすることにより、ステップ５８１２に来るまで、１
確に５μｓｅｃが費され、しかもこｃ７）　５　ｇ　ｓ
　ｅ　ｃの間のうち、ＣＰＵ２１０（７）バス利用の間
隙をねらって１μｓｅｃだけバスを専有し、並列プロセ
ッサ処理のためのインストラクションフェッチを行なえ
る。ステップ５８１２では、フェッチしたインストラク
ションデータに従って、デュアルポー）ＲＡＭ４１１の
メモリ間や入出力ポート間の演算を行なう。

尚、プロセッサｎのプログラムカウンタの最下位ビット
が１の場合は、フェッチしたインストラクションを無視
し、何の実行も行なわないようにし、０の場合は、実行
を行なうのに先だち、プログラムカウンタの値を２つイ
ンクレメントしておき、次のインストラクションフェッ
チに備える。ステップ５８１３では、ステップ５８１２
で要する時間に応じた時間分ウェイトして、ステップ５
８１２，５８１３，５８１４゜Ｓ８１５　、Ｓ８１６−
ｃ’３ｇ５ｅｃ費すように調整する。ステップ５８１４
では、次の回で、処理対象のプロセッサを１つ進めるた
め、プロセッサ番号ｎを１つインクレメントする。ステ
ップ５８１５ではプロセッサ番号ｎが最大プロセッサ番
号を越えたかどうかを判断し越えたときは、プロセッサ
番号ｎをＯに戻してステップ５８０２にもどって以上の
処理を繰り返す。

以上のような動作によって並列プロセッサコントローラ
４１２は、プロセッサＯからプロセッサ７の８つのプロ
セッサと時分割で実行させ、みかけ−ＪＨ６４ｇ　ｓ　
ｅ　ｃに１インストラクション実行するプロセッサを８
つ制御できるようになる。

ここでステップ３８１２にて行なう、各プロセッサＯ〜
７のインストラクションについて説明する。インストラ
クションの長さは１６ビツトの固定長である。インスト
ラクションは以下の４個に分類することができる。各プ
ロセッサ用に割当てられた８つのレジスタと７ビツトの
メモリ空間との間の演算を行うバイトオペレーション、
レジスタと７ビツトのデータとの間の演算を行うイミデ
ィエートバイトオペレーション、特定ビットと７ビツト
メモリ空間の任意のビットとの間の演算を行うビットオ
ペレーション、条件に応じてｌＯビットの相対アドレス
分岐を設定するジャンプオペレーションの４つである。

次にデュアルポートＲＡＭ４１１、及びＩ１０ポート２
１２，２１３のアドレス空間について説明する。

デーＬ　７　）ＩｙポートＲＡＭ４１１はＣＰＵ２１０
、並列プロセッサコントローラ４１２共にアクセス可能
である。ここで各プロセッサから見たアドレスをローカ
ルアドレス、並列プロセッサコントローラ４１２から見
たアドレスをグローバルアドレスと呼ぶ。

ローカルアドレスのＯＯＨ番地から０７Ｈ番地は夫々の
プロセッサに割付けられたデュアルポートＲＡＭ４１１
のレジスタ用メモリ空間に対応している。ローカルアド
レスの０８Ｈ番地から４７Ｈ番地までがデュアルポート
ＲＡＭ４１１の残りのエリア、すなわちグローバルアド
レスのＣＯＨ番地からＦＦＨ番地までに対応している。

そしてローカルアドレスの４８番地から７Ｆ番地がＩ１
０ボートに対応している。

このようにレジスタ空間、メモリ空間、メモリ空間、Ｉ
１０ボート空間を同一アドレス空間１−にマツプするこ
とができる。

以１−のようなアーキテクチャのプロセッサを用いて電
気機器制御する場合の例を以下に述べる。

第９図に、第２図に示した複写機の給紙系に関するタイ
ミングチャートを示した。この例では、２枚コピーを行
なう制御タイミングを表わしている。下カセット１２２
から給紙を行なう場合、時刻ｔｌ１０１でポートＢ５を
“ｌ′′にして、クラッチＣＬ２をＯＮすることにより
給紙ローラ１２４を回転させ、複写機をピックアップす
る。そして、時刻ｔ　１１０２で紙センサ１２６で紙検
知し、時間α１１０１後に、ボー）Ｂ５を“０゛にして
、８合紙ローラ１２４を停止１−する。この時間α１１
０１の間に複写紙はレジストローラ１２５まで到達し、
レジストローラ１２５の回転開始を待っている。一方、
時刻ｔｌ１０２で紙検知することにより、原稿走査を開
始する。即ち、光学系が前進する。そして１画先センサ
１１０により時刻ｔｌ１０３に、原稿の先端を感光ドラ
ム１０８に結像したことがわかり、ｔｌ１０３からその
結像位置が転写位置に到達する時間から、レジストロー
ラ１２５を回転させてから複写紙が転写位置まで達する
時間を差し引いた時間α１１０２の時間後、ポートＢ６
を“１′”にして、クラッチＣＬ３をＯＮして、レジス
トローラ１２５の回転を開始する。

そしてこの例のように複数枚コピーする場合、原稿走査
光学系を原稿の長さ分前進し、その後後退させホームポ
ジションまでもどってから給紙を始めると、次の複写ま
での時間が長くなってしまう。これを防ぐため、時刻ｔ
ｌｌ。

４には、次の紙の給紙を開始する。このタイミングは、
レジストローラ１２５がオンした時刻ｔｌ１０５から時
間α１１０３後となるが、この時間α１１０３は、１枚
当りのコピー所用時間α１１０４から、時間α１１０２
と給紙ローラの駆動開始から紙センサが再びオンするま
での時間α１１０６とホームポジションから画先センサ
に達するまでの所用時間α１１０５を引いたｆｆｉとな
る。部間α１１０４は、複写紙サイズにより定まる。こ
の最小値は、原稿走査の往復時間となる。また時間αｔ
　１０５は変倍率に応じて決定される。

一方原稿走査は、ポートＣＯより走査速度に応じた周波
数の信号ＦＳ、ボー１−ＢＯ，Ｂｌ。

Ｂ２よりそれぞれ前進信号ＦＷ、後進信号ＲＶ、ブレ−
キ信号ＢＲＫを、走査モータコントローラ２３０に送る
ことによって制御する。そして、この制御のためのタイ
ミングチャートを第１Ｏ図に示す。

前進を行なうときは、そのときの複写倍率によって前進
速度が定まるので、これに応じた周波数の発振を行なう
ようにプログラマブル発振器２１４をセットしたトで、
後退信号ＲＶ、ブレーキ信号ＢＲＫを“Ｏ″°にしてお
き前進信号ＦＷを“ｌ“にして、前進を開始する。これ
が時刻ｔ１２０１である。そして、原稿の長さ分前進す
る時間α１２０１後の時刻ｔ１２０２に前進信号をＯ゛
にして、後退時の速度をプログラマブル発振器２１４に
セットし、後退信号をｌ　＋＋にする。そして、画先セ
ンサ１１０が画先信号をセンスしたとき、すなわち時刻
ｔ１２０３で、後退信号を０゛′にして、時間α１２０
２の間だけ、ブレーキ信号ＢＲＫを“Ｉ　ＩＩにする。

そして、その後は、慣性により原稿走査を後退させ、ホ
ームポジションセンサ１１１により、ホームポジション
位置に戻った時刻ｔ１２０４にブレーキ信号ＢＲＫを１
にする。そして２枚目のコピーを行なうため、ブレーキ
信号ＢＲＫをＯ″にした上、前進速度を設定し、前進信
号ＦＷを“１　”にして以上の制御を繰り返す。第１０
図の後半では、後退時画先センサ１１０の位置センス後
のブレーキ信号ＢＲＫのセット後、走査系が停止して、
ホームポジションまで到達しない場合の例を示しである
。すなわちブレーキ信号ＢＲＫを“０″に戻したのち時
間α１２０３以内にホームポジションに達しないときは
、遅い速度を設定し、後退信号ＲＶを“１′″にして、
ホームポジションが検出されるまでゆっくり後退させ、
ホームポジションが検出されたら、後退信号ＲＶを０°
°にしてブレーキ信号ＢＲＫを“１゛°にする。そして
、最大時間α１２０４の後にブレーキ信号ＢＲＫを′０
′°にする。

以−１−のように、原稿走査光学系と給紙系の制御を抽
出しただけでもかなり複雑である。

以」二のような制御を本発明においては、給紙ローラ、
レジストローラ等の給紙系の制御に並列プロセッサコン
トローラ４１２内の１つのプロセッサＰＲＯＣＯを割り
当て、前進信号ＦＷ等の原稿走査光学系の制御にコント
ローラ４１２内の別のプロセッサＰＲＯＣｌを割り当て
、ＣＰＵ２１０は、これらのプロセッサへのデータを設
定し、プロセッサの動作を監視することによって、複写
機の制御を行なうようにする。

第１１図にプロセッサＰＲＯＣＯが行う給紙系の制御プ
ログラムの例のフローチャートを示す。実行開始すると
ステップ３１３０１にて、コピー残数Ｎがあるかどうか
を見て、コピー残数Ｎが１以上になるまで、ステップ５
１３０１を繰り返す。

第１２図には、デュアルポートＲＡＭ４１１のメモリ領
域のメモリマツプ例を示している。

ここでコピー残数Ｎは、ＣＰＵ２１０によってグローバ
ルアドレスのＣ１０番地に値Ｎがセットされる。これは
、コピースタートボタン等によって、オペレータがコピ
ー開始を指定したときに、ＣＰＵ２１０がその特恵で定
義されているコピ一枚数を、Ｃ１０番地に書き込む。ス
テップ５１３０２でコピー残数を１つデクリメントする
。ステップＳ　ｌ　３０３では、フラグＵｆ、すなわち
グローバルアドレスのｃｏ番地の第０ビツトを見てこれ
が１のときは、上カセツト選択、０のときは下カセツト
選択と判断し、それぞれ対応して、給紙ローラ１２３も
しくは給紙ローラ１２４の回転を開始する。たとえばフ
ラグＵｆが１のときは、ボー）Ｂ４を１にすることによ
って、上段給紙ローラ１２３を回転させる。これは第１
３図に示すＩ１０ボートの領域の４９Ｈ＃地の第４ビツ
トをセットすることによって実現できる。これは、ビッ
トオペレーション用のインストラクションを用いればよ
い。

ステップ５１３０４では紙センサ１２６がオフになるま
で紙センサチェックを続け、紙センサ１２６がオフにな
ったらステップ５１３０５で紙センサ１２６がオンにな
るまでくりかえす。これは、現在、給紙中の紙の前にコ
ピーしている紙の後端が紙センサ１２６にかかっている
場合を考慮したものである。

ステップ５１３０６では、原稿走査光学系の前進開始を
指示するために走査フラグＳｆをセットする。フラグＳ
ｆは、グローバルアドレスのＣＯＨ番地の第１ビツトに
割り当てである。

５１３０７では一定時間βｌでけウェイトする。これは
、命令の実行時間が前述したように、並列プロセッサと
いえども一定しているので、レジスタをカウントとして
用いて、カウントアツプもしくはカウントダウンして、
あるイ直になったとき、次に進むようにプログラムして
、そのカウンタとして用いるレジスタの初期値によって
ウェイト時間を調節できる。この時間βｌは、第９図に
おけるα１１０１に相当する時間にする。そしてステッ
プ５１３０８で給紙ローラをオフする。この場合はフラ
グＵｆを見て、対応するポー）Ｂ４もしくはポートＢ５
を“０°′にしてもよいし、ボートＢ４．Ｂ５の双方と
も“０°”にしてもよい。

ステップ５１３０９で、画先センサ１１０がオンになる
まで待って、その後ステップ５１３１０で時間β２分ウ
ェイトし、ステップ５１３１１でレジストローラ１２５
の回転を開始する。時間β２は、゛第９図における時間
α１１０２に相当する。そして、ステップ５１３１２で
時間β３だけウェイトして、続いて次の給紙を行なうか
どうかのチェックに入る。時間β３は、第９図における
時間α１１０３に相当する。ステップ５１３１３ではコ
ピー残数Ｎを調ベ、まだコピーする必要のあるときはス
テップ５１３１４に進み必要の給紙が終了している場合
、すなわちコピー残数がＯのときはステップ５Ｌ３１Ｂ
に進む。ステップ１３１４では、コピー残数Ｎを１つデ
クレメントして次の給紙にそなえ、ステップ１３１５で
ステップ１３０３と同様の処理を行なって給紙を開始す
る。ステップ１３１Ｂでは時間β４だけウェイトしステ
ップ１３１７でレジストローラ１２５の回転を停止する
。この時間β４は給紙した紙の進行方向のサイズを、感
光ドラム１０８の周速で割った時間からＢ３を差し引い
た時間に、多少の余裕の時間を加えたものにする。

そして、ステップ５１３１４〜５１３１７と進み、連続
コピー処理する場合はステップ５ｔ３０４に戻って以−
１−の処理をくりかえす。そして最終紙の給紙が完了す
るとステップ３１３１３からステップ３１３１８に分岐
し、ステップ１３１９をへて最初に戻りステップ５１３
０１より以上の処理をくりかえす。なおステップＳ１３
１８．５１３１９はそれぞれステップ５ｔ３１６．５１
３１７と同様の処理である。以」−の処理における時間
β１．Ｂ２．Ｂ３．Ｂ４のうち時間βｌ、β２に関して
は固定長であり、時間β３．Ｂ４．は変倍率、複写紙サ
イズによって変化する。そのため時間β３．Ｂ４に関し
ては、ＣＰＵ２１０がコピー残数をグローバルアドレス
Ｃ５Ｈ番地にセットする前に、グローバルアドレスＣＩ
Ｈ番地、Ｃ２Ｈ番地にそれぞれＢ３．Ｂ４を設定する。

次に原稿走査光学系の処理について説明する。

第１４図にプロセッサＰＲＯＣ１が行う原稿走査光学系
の制御プログラムの例のフローチャートを示す。

実行開始すると、ステップ３１５０１で、走査フラグＳ
ｆがオンになるまで待ち、オンになるとステップＳ　ｌ
　５０２に進む。これは給紙系制御プログラムにより複
写紙がレジストローラ１２５前の紙センサ１２６の位置
まで移動した時点でセットされる。すなわちコピー開始
の用意が完了したところで光学走査系の起動を行なうの
である。ステップ５１５０２では、原稿走査要求を受け
つけたことを示すために、走査フラグＳｆをクリアする
。そしてステップ５１５０３では、走査系の信号をすべ
てクリアする。

すなわち、前進信号ＦＷ、後退信号ＲＶ、ブレーキ信！
ＢＲＫをすべてクリアするためにポートＢＯ、Ｂｌ　、
Ｂ２を°“０゛°にする。

ステップ５１５０４では変倍率に応じた速度で原稿走査
するために、この速度に対応した周波数の信号がポート
ＣＯから出力されるように、プログラマブル発振器２１
４の設定を行なう。具体的には、プログラマブル発振器
の周波数設定用ポートＣＯがＩ１０ボート領域の４ＡＨ
番地に割つけられており、これに、ＣＰＵ２１Ｏによっ
てグローバルアドレスのＣ１８番地に設定された値ｆｌ
を書き込むことによって行なわれる。ステップ５１５０
５ではポートＢＯを“１゛にすることによって、走査モ
ータコントローラ２３０に対し、前進開始の指令を出す
。そしてステップ５１５０６で画先センサ１１０がオン
になるまで待って、その後ステップ５１５０７で原稿の
長さ倍走査する時間τｌウェイトしステップＳ　１５０
Ｂで前進信号をオフする。この時間τｌはＣＰＵ２１０
によってあらかじめグローバルアドレスＣ６Ｈ番地に書
き込まれている。ステップ１５０９では、後進時のスピ
ードに対応した周波数ｆ２になるようにＩ１０ボートの
領域の４ＡＨ番地に値を設定し、ステップ５１５１０で
後退信号ＲＶをオンし後退開始する。あとは、ステップ
３１５１１で画先センサ１１０がオンするのを監視し、
オンしたとき、走査光学系がオーバーランして衝突しな
いようにブレーキ制御を開始する。ステップ３１５１２
で後退信号ＲＶをオフし、ステップ５１５１３でブレー
キ信号ＢＲＫをオンしブレーキをかける。そしてステッ
プ３１５１４で時間τ２だけウェイトし、ステップ５１
５１５でブレーキ信号ＢＲＫをオフしあとは慣性で走査
系を後退させていく。ここであらかじめ定められた回数
νｌをステップ５１５１６にてレジスタνに代入し、ス
テップ５１５１７．３１５１８．３１５１９をこの回数
だけくりかえす。このレジスタνは、プロセッサＰＲＯ
Ｃｌの専用メモリ領域、ローカルアドレスのＯＩＨ番地
から０５Ｈ番地のいずれかを用いてもよい。こうしてス
テップ５１５１８でレジスタνを１つづつデク１メント
しながらステップ５ｔ５１９でレジスタνの値が０にな
るのを判断し、それまでステップ５１５１９からステッ
プ５１５１７に戻る。ステップ５１５１７ではホームポ
ジションセンサ１１１を監視し、これがオンしたなら、
レジスタνが０になっていなくてもステップ５１５３０
に進む。そして、ステップ５１５３０ではブレーキをか
け、時間τ３後ステップ１５３２でブレーキ信号をオフ
して、ステップ５１５０１に戻る。そして、レジスタν
がＯになってもホームポジションに戻らない場合はステ
ップ５１５２０に進む。

ステップ３１５２０では低速度で後退させるため、周波
数ｆ３が出力されるようにプログラマブル発振器２１４
を設定し、ステップ５１５２１で後退信号ＲＶをオンす
る。ステップ５１５２２で走査系がホームポジションに
なるまで待ち、ステップＳ　ｌ　５２３で後退信号ＲＶ
をオフする。そして、ステップ５１５２４でブレーキ信
号ＢＲＫをオンし２ステツプ５１５２５にてレジスタν
を一定回数ν２で初期化し、ステップ５１５２７，５１
５２７で、レジスタνをデク１メントしてレジスタνが
Ｏになるまでステップ５１５２６をくりかえすようにす
る。ステップ３１５２６は走査フラグＳｆがオンになっ
たかどうかをチェックするもので、オンになったらこの
ループを脱し、ステップ５１５２９に進む。ステップ５
１５２９ではブレーキ信号ＢＲＫをオフしステップ５１
５０１に戻り以」−の制御をくりかえす。ステップ３１
５２４からステップ５１５２９までの処理は、最大ν２
で定まる時間だけブレーキをかけ、その時間内に再び走
査開始の指令がきたら、ただちに走査開始を行なうめた
のアルゴリズムの例である。

以上のように、給紙系と原稿走査系のプログラムをそれ
ぞれ独立に作成し、ＣＰＵ２１（）のプログラムは、変
倍率やコピー紙サイズ等の条件により定まる時間β３．
β４．τｌおよび周波数設定値ｆｌと給紙系、即ちカセ
ットの上下段の選択を示すフラグＵｆを設定し、コピ一
枚数をコピー残数Ｎに設定するようにする。なお給紙系
および原稿走査光学系のプログラムの先頭番地を並列プ
ロセッサのうちの１つづつのそれぞれのプログラムカウ
ンタに設定すれば、これらが並列処理される。そのため
に１画先センサがオンしてから、レジストローラを回転
し始めるタイミング等、応答性が要求される制御も遅延
なく行なうことができ、ＣＰＵ２１０の負担は大幅に減
少する。

く他の実施例〉 第１５図に本発明の他の実施例のフローチャートを示す
。本チャートでは、第８図のチャートステップ５８０４
，５８１０のかわりにステップ５２００１．５２００２
を用いている。ステップ５２００１，５２００２の処理
ｍを実施とは、外部バス２０４を介して、ＲＯＭ２０３
やＲＡＭ２０２をアクセスしなくても実行できるような
定形処理である。するとステップ５２００１，５８０５
とステップ５２００２゜５８１１のそれぞれのペアによ
り、ステップ５８０２からステップ５８１５のｎ番目の
プロセッサの処理に対して処理４、処理３、処理２、処
理ｌを実行する。すなわち、このようにプロセッサｎの
インストラクションフェッチを行なうときに、外部バス
インターフェース４１３を利用するタイミングを調整し
、実際のインストラクションフェッチを待ち合わせてい
る時間に、外部バス２０４を使用しない処理を実行し処
理能力を高めることが可能となる。

たとえば第１６図のように、ローカルアドレスＯＯＨ番
地の第２ビツト目を、カウンタ制御フラクＣＲｎを割り
あて、ローカルアドレス０３８番地をカウンターとして
割りあてる。

そして処理ｍの１つを第１７図のようなフローチャート
に従った処理として並列プロセッサコントローラに実行
させる。

ステップ５２２０１では、プロセッサｎのローカルアド
レスのＯＯＨ番地の第２ビツトを見る。すなわちグロー
バルアドレスの（８０Ｈ＋８Ｘｎ）番地の第２ビツトを
見て、“ｌ　１１ならばステップ３２２０２に進み、”
　ｏ　”ならばステップ５２２０３をへて終了する。ス
テップ５２２０３はこの処理がいかなる場合も同じ時間
所要することを保証するための処理で、たとえばスター
トから終了まで１ｐｓｅｃ常にかかるようにするための
ものである。ステップ５２２０６．５２２０７も同様で
あり、いずれの分岐を行なっても全体でたとえばｌμＳ
ｅｃ常にかかるようにするためのものである。ステップ
５２２０２は、カウンタを１つデクレメントする。この
カウンタはプロセッサｎの場合、グローバルアドレスの
（８０Ｈ＋８Ｘｎ＋３）番地のＲＡＭとしている。そし
てステップ５２２０４では、デクレメントした結果がＯ
になったとき、ステップ５２２０５に進み、そうでない
ときはステップ５２２０７に推む。そしてステップ５２
２０５では、−に述のＣＲｎをクリアするために、−１
ｏまでカウンタがデクレメントされると、デクレメント
動作が終了し、カウントダウンが停止する。

以−１−のような制御を行なわせると、各プロセッサの
プログラムａではローカルアドレスの０３Ｈ番地にタイ
マー初期値を代入し、続いて、ビットｃＲｎを“ｌ゛に
セットすることにより、あとはビットＣＲｎがＯ゛にな
るのを監視するだけでタイマー機能が実現できる。

そしてプロセッサが８個で、１インストラクション当り
８ｇ５ｅｃ固定時間の実行が行なわれる場合、６４７ｈ
ｓｅｃごとにタイマー機能レメントが実施される。

たとえば前述した原稿走査系のプログラムを第１８図の
ように変更できる。

すなわち第１４図のステップ５１５１６゜５１５２５に
かえて、それぞれステップ５２３０１．５２３０２とス
テップ５２３０３　。

５２３０４を用いる。ステップ５２３０１では回数■１
をカウンタの初期値として設定し、ステップ３２３０２
でカウンタ走行指令用のビットＣＲをセットさせ、６４
ｇ５　ｅ　ｃごとにカウントダウンが開始する。同様に
ステップ５２３０２では回数ｖ２をカウンタの初期値と
して設定し、ステップ５２３０４でピッ）ＣＲをセット
する。そしてステップ５２３０５゜５２３０６において
、ピッ）ＣＲがＯかどうかを判断し、０でないときはピ
ッ）ＣＲをセットした次のステップに戻り、ビットＣＲ
がＯになるまで作業を繰り返す。

このようにすることによって、従来プログラムのステッ
プＳ　１５．　ｌ　８．　Ｓ　１５２８のカウンターデ
クレメントが不要になる。その」二、ステップ５２３０
２とステップ５２３０５の間にステップを追加しても回
数ｖ１の値を変更する必要がなくなる。前実施例では、
ステップＳ　１５１７　、　Ｓ　ｌ　５１８　、　Ｓ　
１５１９の繰り返しの所要時間に繰り返し回数ｖ１を乗
じた時間が最大時間となるので、この間にステップを追
加し、最大時間を同じにするためには、回数ｖ１の値の
変更が必要であった。これに対し本実施例では、ステッ
プには無関係にカウンタが一定時間ごとにデクレメント
されるので、こういった考慮が不用となり、プログラム
修正が容易になる。

さらに他の実施例について説明する。第１９図はマイク
ロコンピュータ４０１の付加内蔵する外部クロック入力
回路２４０１の例である。

３つの立ち下がりエツジ検出回路２４０２はマイクロコ
ンピュータ４０１に付加する端子ＣＬＫＩ　、ＣＬＫ２
　、ＣＬＫ３よりそれぞれ外部クロックを入力する。立
ち下がりエツジ検出回路２４０２は、初期化信号ＣＬＫ
ＣＬＲが１になり、クリアされてから、外部クロックの
立ち下がりを検出すると′ｌ゛を出力し、立ち下がりの
ない間は０”′のままとなっている。

そしてこの出力はフリップフロップ２４０３の入力に接
続される。フリップフロップ２４０３は初期化信号ＣＬ
ＫＣＬＲがｌになり、その時点の立ち下がりエツジ検出
回路２４０２の出力値を入力し、次の初期化信号ＣＬＫ
ＣＬＲが１になるまで保持する。データセレクタ２４０
４は選択信号ｃｓｏ、ｃｓｔの値によって、Ａ。

Ｂ、Ｃ，Ｄのいずれかの入力を選択し、信号ＣＣ０ＮＤ
として出力する。たとえば信号Ｃ３Ｉ、Ｃ５ＯがＯＯの
ときはＡが選択され信号ＣＣ０ＮＤは１になり、信号Ｃ
３Ｉ、Ｃ５Ｏが０１のときは、Ｂが選択され外部クロッ
ク信号ＣＬＫＩの立ち下がりがあったとき信号ＣＣ０Ｎ
Ｄはｌとなり、なかったときはＯとなる。

この立ち下がりエツジ検出回路２４０２とフリップフロ
ップ２４０３はたとえば第２０図のような回路で実現で
きる。この方式は同期式の例であり、マイクロコンピュ
ータの基本クロック等を利用しデータをサンプリングし
、サンプルされたデータの時系列的な立ち下がりを検出
するものである。外部クロック信号は４ビット並列出力
シフトレジスタ２５０１のシリアル入力端子ＳＩに入力
される。シフトレジスタ２５０１はシステムクロック５
ＹＳＣＬＫによって順次データをシフトする。４人力Ａ
ＮＤゲート２５０２はシフトレジスタ２５０１のシフト
された古い方の２ビツトを直接入力し、他の２人力はイ
ンバータ２５０３を介してシフトされた新しい方の２ビ
ツトが接続される。

したがってシステムクロック５ＹＳＣＬＫの連続する４
つのタイミングで外部クロックが１゜１．０．０となっ
たとき４人力ＡＮＤゲート２５０２はｌとなる。このよ
うに同じレベルが２つ連続するという条件によりチャタ
リングが防止された上での立ち下がりエツジの検出が安
定して行なわれる。そしてＪＫフリップフロップ２５０
４のＪ端子に４人力ＡＮＤゲート２５０２の出力が接続
され、クロックはシステムクロック５ＹＳＣＬＫに接続
されているので、次のタイミングでエツジ検出信号がラ
ッチされ、ＪＫフリップフロップ２５０４の出力は１と
なる。この信号は、フリップフロップ２４０３の入力と
なり、ゲー）Ｇを一方の入力とするＡＮＤゲー）２５０
５の他方の端子と、インバータ２５０６に接続される。

もう１つのＡＮＤゲー１−２５０７はインノヘータ２５
０６の出力とゲートＧとを入力として、出力がＪＫフリ
ップフロップ２５０８のに端子に接続される。また、Ａ
ＮＤゲート２５０５の出力はＪＫフリップ２５０８のＪ
端子に接続される。さらに、ＪＫフリップフロップ２５
０８のクロック端子はシステムクロック５ＹＳＣＬＫに
接続されている。立ち下がりエツジ検出回路２４０２の
クリア端子ＣＬはＪＫフリップフロップ２５０４のに端
子に接続されている。ここでクリア端子ＣＬとゲートＧ
を外部で接続し、これに初期化信号ＣＬＫＣＬＲを印加
する。初期化信号ＣＬＫＣＬＲの印加タイミングは１回
につき、システムクロックの１周期に同期させる。初期
化信号ＣＬＫＣＬＲを１にすることにより、４人力ＡＮ
Ｄ回路２５０２の出力がＯであるとき、ＪＫフリップフ
ロップ２５０４はクリアされ、ｌであるときは、その時
点直前のＪＫフリップフロップ２５０４の出力が１のと
きクリアされ、０のときｌにセットする。従って、初期
化信号ＣＬＫＣＬＲの印加時期によるエツジ検出のとり
落としを防１１−できる。また、ゲートＧを入力とする
ＡＮＤゲー）２５０５．２５０７によって、ＪＫフリッ
プフロップ２５０８を初期化信号ＣＬＫＣＬＲに同期し
て、この直前のエツジ検出状態を保持し、次に初期化信
号ＣＬＫＣＬＲが１になるまでデータ保持できるように
なる。

以上のような立ち下がりエツジ検出手段を付加したマイ
クロコンピュータにおいて、この選択信号ｃｓｏ、ｃｓ
ｔの制御および検出信号ＣＣ０ＮＤのチェックを並列プ
ロセッサコントローラ４１２で行なうようにする。この
場合のフローチャートを、第２１図に示す。すなわち、
ステップ５８１６の次にステップ５２６０１を加え、プ
ロセッサ番号ｎが１まわりするごとに、初期化信号ＣＬ
ＫＣＬＲをシステムクロックに同期して、ｌにして、エ
ツジ検出のＯクリアと、その直前のエツジ検出結果のラ
ッチを行なうのである。こうすることにより、次にステ
ップ５２６０１を実行するまでのプロセッサ０からプロ
セッサ７までの各処理の間、この直前のプロセッサＯか
らプロセッサ７までの処理を行なっている期間での外部
クロックの立ち下がり検出結果を選択信号Ｃ３Ｏ，Ｃ３
Ｉを制御することにより、信号ＣＣ０ＮＤを入力して、
検査することができる。

そして、第２２図のように、各プロセッサｎ用のローカ
ルエリアのＯＯＨ番地の３，４ビツト目にそれぞれ外部
クロック選択フラグＣ８０ｎ、Ｃ３１ｎを割りつけ、カ
ウンタデクレメントの処理を第２３図のように変更する
。すなわち、ステップ５２２０１にて、ＣＲが１のとき
ステップ８２８０１に進み、外部クロック選択フラグＣ
３１ｎ　、Ｃ３Ｏｎの値をそれぞれ選択信号Ｃ３Ｉ、Ｃ
３Ｏとして、データセレクタ２４０４に送りステップ５
２８０２でエツジ検出信号ＣＣ０ＮＤを読みこの値が１
ならステップ５２２０２に進みカウントダウン処理を行
ない、そうでないときはステップ３２８０３で時間調整
する。

そうすると、各プロセッサのプログラムでは、カウンタ
を単にカウントダウンタイマーとしてだけでなく、外部
クロックのカウンタとしても利用できるようになる。た
とえば前述実施例においては原稿走査系と給紙搬送系を
それぞれモータＭ２．モータＭｌで駆動しているが、プ
ログラム上では原稿走査の長さや、複写紙の移動距離を
、モータＭ２．モータＭ１の回転速度は一定に保たれて
いると仮定して、動作時間に換算して、遅延するなりの
処理を行なっていた。これに対し、本実施例においては
、第２４図のように各モータＭｌ、Ｍ２により駆動され
る軸にクロック円板２９０１．２９０２をそれぞれつな
げ、フォトインタラプタ２９０３゜２９０４を、クロッ
ク円板２９０１．２９０２のスリットの回転により、こ
の回転速度に応じた矩形波が出力されるように設置し、
その出力をそれぞれ本実施例の外部クロック入力回路２
４０１を内蔵したマイクロプロセッサ２９００の外部ク
ロック端子ＣＬＫＩ、ＣＬＫ２に接続する。このように
した上で、たとえば原稿走査系の制御プログラムにおい
ては、走査長に関する時間調整、カウンタのカウントダ
ウンを外部クロックＣＬＫ２によって行ない、給紙系の
制御プログラムにおいては、複写紙の移動長に関する時
間調整は、外部クロックＣＬＫＩによって、カウントダ
ウンするカウンタを用いて行なうことができ、モータＭ
ｌ、Ｍ２の回転変動に影響されないプログラム制御が可
能となる。

く更に他の実施例〉 前述したアーキテクチャのマイクロコンピュータを用い
た、複写機制御の実施例を以下に述べる。

第２５図は、複写機の制御手順を表わしたタイミングチ
ャートである。この実施例では、２枚コピーを行なう制
御タイミングを表わしている。

タイミングチャートの図中の前露光、−次帯電、ブラン
ク、現像器転写、現像バイアスの各出力と排紙センサの
入力に対応する。Ｉ１０ポートは、第２４図の本実施例
の説明図に明記していないが、マイクロコンピュータ２
９００に出力ポート２１３と同等の出力ポートをもたせ
、クラッチＣＬＩ　、Ｃ１０，ＣＬ３をそれぞれドライ
ブしている出カポ−）Ｂ４　、Ｂ５　。

Ｂ６と同様に、バッファを介してそれぞれの被制御部品
をドライブするように構成し、０Ｎ１０ＦＦ制御すれば
よい、一方排紙センサに関しては、第２図の排紙部分に
たとえばマイクロスイツ千等を取りつけ、紙センサ１２
６と同様に入カパツファを介し、入力ボートに接続すれ
ばよい。

以下本実施例の複写機の手順の説明を行なう。

時刻ｔ　３００１にてコピースタート釦が押されコピー
動作を開始するとき、メインモータを始動し、前露光、
ブランクを点灯し、一定時間＋３００１をおいて、−次
帯電をオンして、現像器の回転を始める。さらに一定時
間＋３００２をおいて、転写帯電をオンする。

さらに一定時間＋３００３をおいて、給紙動作を開始す
ることを許す。

下カセット１２２から給紙を行なう場合、時刻ｔ　３０
０２でボートＢ５を“ｌ　”にしてクラッチＣＬ２をオ
ンすることにより、給紙ローラ１２４を回転させ複写紙
をピックアップする。そして時刻ｔ　３００３で紙検知
することにより、原稿走査を開始するとともに、現像バ
イアスを印加する。一定時間１３００４後にボートＢ５
を”　ｏ　”にして給紙ローラ１２４を停止にする。こ
の時間＋３００４の間に複写紙はレジストローラ１２５
まで到達し、レジストローラ１２５の回転開始を待って
いる。そして、時刻ｔ　３００４で画先セサン１１０が
原稿の先端位置を原稿走査したことを示し、この時刻ｔ
３００４で原稿の先端が感光ドラム１０８に結像したこ
とがわかる。この結像位置が転写位置まで回転する時間
から、レジストローラを回転させてから複写紙が転写位
置まで達する時間を差引いた時間＋３００５の時間後ポ
ー）Ｂ６を“１°゛にして、クラッチＣＬ３をオンして
、レジストローラ１２５の回転を開始する。

そして、紙センサにより紙通過完了が検出された時刻ｔ
　３００５から、一定時間＋　３００８経過後、ボー）
Ｂ６を“０”にしてレジストローラ１２５の回転を停止
する。

そして、本例のように複数枚のコピーを行なう場合１時
刻ｔ　３００５から次の紙の給紙を始め、以上の制御を
繰返す。

一方、原稿走査は、ボートＣＯより走査速度に応じた周
波数の信号と、ボー）ＢＯ，Ｂｌ。

Ｂ２よりそれぞれ前進信号ＦＷ、後退信号ＲＶ、ブレー
キ信号ＢＲＫを走査モータコントローラ２３０に送るこ
とによって制御する。

前進を行なう場合は、そのときの複写倍率によって前進
速度が定まるので、これに応じた周波数の発振を行なう
ようにプログラマブル発振器２１４をセットした上で、
後退信号ＲＶ、ブレーキ信号ＢＲＫを“０゛′にしてお
き、前進信号ＦＷを“１１１”にして走査開始する。こ
れは前述のとおり時刻ｔ　３００３に開始する。そして
画先センサが原稿先端を検出してから原稿の長さ分前進
する時間１３００７の経過後、前進信号を０゛にして後
退時の速度をプログラマブル発振器２１４にセットし後
退信号を“ｌ”にする。そして画先センサ１１０が画先
位置をセンスしたとき、すなわち時刻ｔ３００６で後退
信号を°゛Ｏ゛にし、一定時間１３００８の間ブレーキ
信号ＢＲＫを“ｌ　”にする。そしてその後は慣性によ
り原稿走査を後退させ、ホームポジションセンサ１１１
によりホームポジション位置に戻った時刻ｔ　３００７
にブレーキ信号ＢＲＫを１１１　ＩＩにする。そして２
枚目のコピーを行なうためブレーキ信号ＢＲＫを０”に
した上、前進速度を設定し、前進信号ＦＷをＩＩ　Ｉ　
ＩＩにして以上の制御を繰り返す。

そして最後の複写紙に対する原稿走査の終了時刻ｔ３０
０８に、一時帯電をオフし、一定時間Ｉ　３００９後、
現像器及び現像バイアスをオフし、更に一定時間１３０
１０後、転写をオフする。一方排紙センサは、レジスト
ローラ回転開始時刻ｔ　３００９より一定時間１３０１
１後、複写紙先端が排紙口まで搬送されるためオンとな
り、複写紙の長さで定まる時間１３０１２の間の後オフ
する。同様に２番目の複写紙先端がレジストローラ回転
開始時刻ｔ３０１０より一定時間１３０１１後排紙口に
達する。そして、すべての紙が排紙された時刻ｔ　３０
１１より一定時間１３０１３後、メインモータ、前露光
ブランク露光をオフする。

また、ブランク露光は、原稿面が結像する範囲以外に光
をあて、余分なトナーをドラムに付着させないためのも
のであり、原稿先端をドラム上に結像した時刻ｔ　３０
０４より、ドラムがブランク露光位置まで回転する時間
１３０１４の後、ブランク露光を消灯する。また、原稿
の終端をドラム−にに結像した時刻ｔ３０１２により時
間＋３０１４後、再び点灯し、ブランク化を行なう。こ
れは、各複写紙の複写実行のたびに行なう。

以上は、実際の複写機制御の主要部を抜き出し、かなり
簡略化したものの手順であるが、それでも複雑である。

特に、複数枚の連続複写を行なう場合、複写機内に複数
枚の複写紙が存在し、それぞれに対し、それぞそれ、そ
の場に応じた独立の制御を行なうので、このシーケンス
制御プログラムは複雑なものとなる。しかも、複写機の
速度が増加するに従って、応答のおくれの許容幅が小ネ
〈なり、第３図に示すような処理により対応するのが難
しくなってきた。

く本発明の別の目的〉 そこで本発明は先の実施例を更に改良し、記録紙の夫々
に対して一つの演算制御部を割当てることにより、プロ
グラムの作成を簡略化し、各記録紙に対してきめこまや
かな制御および監視が可能な画像形成装置の制御装置を
提供することを目的としている。

〈実施例〉 本実施例では１以上のシーケンス制御を、前処理、複写
処理、後処理の大きく３つに分け、複写処理においては
、１枚の複写過程に対し、１つのサブプロセッサを割り
つけて、制御を行なう。すなわち、あるサブプロセッサ
は複写紙の給紙から、原稿走査、現像、転写、定着をへ
てその複写紙が排紙されるまで監視を行なうようにする
。このような制御方法をもちいれば、１枚のコピー手順
に注目して、プログラムを書き、あとは、後続の別の紙
の複写処理との相互干渉をさけるための排他処理を若干
設けるだけで、同じプログラムを複数個のサブプロセッ
サに割すイ１ければそのまま複数枚の連続コピーができ
るようになる。では具体例を、第２６ａ〜２６ｄ図のフ
ローチャートを基に説明する。

Ｐｇ　２６　ａ図は、コピーシーケンスの起動用ルーチ
ンの例であり、ＣＰＵ２１０のプログラムであり、第２
６ｂ図〜第２６ｄ図はＣＰＵ２１０によって起動される
ルーチン例であり、並列プロセッサコントローラ４１２
にて仮想的に実現された並列プロセッサである。それぞ
れのサブプロセッサのプログラムである。

第２６ａ図のコピー要求プログラムは、たとえば複写機
のスタートキーが押されたときに、コールされる。そし
て、ステップ５３１ａｌでは、その時点で確定した諸条
件に従って、以下に起動する並列プロセッサのプログラ
ムで必要とするパラメータをデュアルボー）ＲＡＭ４１
１のメモリ空間に定める。たとえば第２７図のようにメ
モリ空間を初期化する。

ステップ５３１ａ２では、並列プロセッサのうち、動的
にプログラム割当てができるものの中から、現在休止中
のプロセッサを見つける処理である。たとえばプロセッ
サＮｏ、ＯからプロセッサＮｏ、３の計４つのプロセッ
サを動的に割つけるものとすると、各サブプロセッサの
Ｎｏ、Ｏ、Ｎｏ、１　、　Ｎｏ、２のローカルアドレス
の０７Ｈ番地の最下位ビットを逐次検索し、ビットが°
“１゛の場合、それぞれプロセッサＮｏ。

０　、　Ｎｏ、ｌ　、　Ｎｏ、２　、　Ｎｏ、３が休止
中であることがわかる。そしてステップ５３１ａ３の判
断により、休止中のプロセッサが見つかるまで、ステッ
プ５３１ａ２，５３１ａ３繰り返す。このループを抜け
たときは、休止中のプロセッサが検出できたときであり
、ステップ５３１ａ４にて前処理プログラムを検出され
たプロセッサに割当てる。具体的には、たとえばプロセ
ッサＮｏ、１が休止中と判断された詩、前処理プログラ
ムのエントリアドレスを、ローカルアドレスの０６Ｈ，
０７８番地に格納する。これにより、並列プロセッサの
プロセッサＮ　ｏ、　ｌは前処理を実行しはじめる。

そしてステップ５３１ａ５に進む。ステップ５３１ａ５
，５３１ａ６はそれぞれステップ５３１ａ２，５３１ａ
３と同じ内容で、休止中のプロセッサが獲得できるまで
ループを繰返し、獲得できたところでステップＳ３１　
ａ７に進む。ステップ５３１ａ７では各複写紙１枚。

１枚に対応した、複写処理プログラムのエントリアドレ
スを獲得できた各サブプロセッサのプログラムカウンタ
に代入するものである。そしてステップ５３１ａ８であ
らかじめ設定された複写枚数Ｎに対し、プロセッサ割当
の未完枚数をチェックするためＮをデクレメントし、ス
テップ５３１ａ９でＮがＯになるまでステップ５３１ａ
５からの処理を繰返す。

こうすると最大千秋までの複写処理を並行して行なうこ
とができるようになる。それは前処理が割ふられたプロ
セッサも前処理完了後は休止中となるため、今後は複写
処理を割ふられて、これを実行することができるからで
ある。

ステップ５３１ａ９で、指定された枚数分の複写処理を
割りつけおわったときステップ５３１ａｌＯに進む。ス
テップ５３１ａｌＯ。

５３１ａｌｌもそれぞれステップＳ３１　ａ２　。

Ｓ３１　ａ３と同様で、休止中のプロセッサを獲得する
処理であり、同様に、ステップ５３１ａ１２にて、後処
理プログラムを獲得したプロセッサで実行させる。

以上のような起動ルーチンをＣＵ２１０で実行させる場
合、実際には、リアルタイムオペレーティングシステム
の下のタスクとして、コピー要求処理を実行させ、ステ
ップ５３１ａ３゜５３１ａ６，５３１ａ１１等で利用不
可となった場合、−担制御権を放棄するようにし、ステ
ップ５３１ａ４，５３１ａ７，５３１ａｌＯ等の並列プ
ロセッサ起動のあとにも一担制御権を放棄するようにす
れば、ＣＰＵ２１０の負荷分散ができ、従来シーケンス
の細部にわたる処理もＣＰＵ２１０で行なった場合に対
し大幅な負荷軽減となる。

では、ＣＰＵ２１０により起動された各プログラムの説
明をする。第２６ｂ図は前処理プログラムのフローチャ
ートである。ステップ５３１ｂｌではフラグＰ１をセッ
トする。これは各複写紙１枚に割当てられた、プロセッ
サと並行処理する上で、プログラム間の同期をとるため
のフラグである。ステップ３３１ｂ２では、タイマーの
カウントタイミングを外部クロックであるドラムクロッ
クで制御するように指定するもので、具体的には、Ｃ３
１ｎを゛０パ、Ｃ３Ｏｎをｌ゛′にする。以下ステップ
５３１ｂ、３，５３１ｂ４，５３１ｂ５，５３１ｂ７゜
５３１ｂ８，５３１ｂＩＯ，３３１ｂ１２はそれぞれの
制御対象に対応する出力ボートをそれぞれセット／クリ
アするものであり、ステップ３３１ｂＢ、３３１ｂ９，
５３１ｂｌｌはそれぞれ、制御出力の遅延を行なうもの
である。たとえばステップ３３１ｂ６では第２５図にお
ける遅延時間１３００１をドラムクロック時間に換算し
たｄｃ３１０１をカウンタＣＮＴｎ（ローカルアドレス
０３番地）に格納し、タイマースタートビットＣＲｎを
セットし、ＣＲｎがクリアされるまでチェックしつづけ
、クリア後、成功ステップに切り替えを行なう。ｄｃ３
１０２は、遅延時間１３００２．ｄｃ３１０３は遅延時
間１３００３をそれぞれドラムクロック時間に換算した
ものである。

第２６ｃ図は、各複写紙１枚１枚に１つづつサブプロセ
ッサを割りふり、実行させる複写処理プログラムのフロ
ーチャートである。

ステップ５３１ｃｌ　、５３１ｃ２は同期をとるための
部分であり、前処理が完了するまで給紙動作が始まらな
いようにし、かつ後続の給紙が、直前の複写紙にかさな
らないようにするものである。実際には、たとえばテス
トアンドセット命令等を用いて行なう。テストアンドセ
ット命令は、対象となるビットをセットすると同時にそ
のビットの直前のビットの状態をチェックするものであ
る。これをステップ５３１ｃｌで行ないステップ５３１
ｃ２で直前のビットが“Ｏ°′であった場合、ステップ
５３１ｃ３に進み、そうでないときステップ５３１ｃｌ
から繰り返す。ステップ５３１ｃ３は第２６図のＳ３　
ｌ　ｂ２と同じである。ステップ５３１ｃ４ではフラグ
Ｕｆを見て、これがＩｌｌ”なら上カセット１１０１１
なら下カセットに対する給紙ローラを回転開始する。た
とえばフラグＵｆが゛１パならばポー）Ｂ４を“ｌ”に
する。ステップ５３１ｃ５では、紙センサ１２６がオン
するまでチェックを行ない、複写紙先端が検知されたら
ステップ５３１ｃ６で現像バイアスをオンし、ステップ
５３１ｃ７で原稿走査位置の確認をする。ここでホーム
ポジションにないときは、エラーとする。ステップ５３
１ｃ８では走査系の制御信号を一担すべてクリアする。

具体的にはボートＢＯ、Ｂｌ　、Ｂ２をＩＩ　ＯＩＩに
する。そして、ステップ５３１ｃ９でプログラム発振器
に周波数ｆ１を設定する。たとえば本実施例において、
プログラマブル発振器の周波数調整はｌ１０−２に割り
つけられているので、ｆｌをローカルアドレスの４Ａ番
地に格納する。−実周波数ｆ１は原稿走査速度により定
まるもので、コピーキーが押された時点での変倍率によ
って定まり、ＣＰＵ２１０にて計算し、共通メモリ領域
（ローカルアドレス０９）１）にパラメータとして設定
されている。

ステップ５３１ｃｌＯにて前進信号がオンされ原稿走査
が開始され、ステップ５３１ｃｌｌで第２６ｂ図の遅延
時間１３００４だけウェイトする。これは第２６ｂ図の
ステップ３３１ｂ６と同様にして実行する。すなわちｄ
ｃ３１０４は遅延時間１３００４をドラムクロック時間
に換算したものである。そしてステップ５３１ｃ１２に
て、給紙ローラをオフさせる。その後ステップ３３１Ｃ
１３で、原稿走査が原稿先端部に至るまで待ち、その後
ステップ５３１ｃ１４で遅延し、ステップ５３１ｃ１５
でブランク露光をオフし、ドラム面上に結像された原稿
を消さないようにする。尚ｄｃ３１０５は遅延時間１３
０１４をドラムクロック時間に換算したものである。

その後時間１３００５までステップ５３１ｃ１６で遅延
し、ステップ５３１ｃ１７でレジストローラを回転開始
し、複写紙の先端をドラム」−の原稿先端が転写位置で
正合するようにする。

ステップ５３１ｃ１８で時間１３００７遅延する。すな
わち、原稿の走査範囲を決めるもので、ＣＰＵ２１０に
よって初期設定される。ステップ５３１ｃ１９で走査残
数Ｎ５ｃａｎをデクレメントする。走査残数はＣＰＵ２
１０によってコピ一枚ＩＮに初期設定される。ステップ
５３１ｃ２０にて走査系の前進をとめ、後退速度に対応
する周波数ｆ２をステップ５３１ｃ２１でプログラマブ
ル発振器に設定し、ステップ５３１Ｃ２２で後退信号を
オンすることにより、原稿走査系を戻し始める。ステッ
プ５３１ｃ２３で時間１３０１４ウエイトし、ステップ
５３１ｃ２４でブランク露光を再びオンして、ドラム上
の原稿終端部以後を白ぬきするように制御する。そして
ステップ５３１ｃ２５で紙センサがオフするのを待ち、
ステップ５３１ｃ２６．５３１ｃ２７で定着部への紙搬
送における周期をとるためステップ５３１ｃｌ、５３１
Ｃ２と同様に同期処理を行なう、そしてステップ５３１
ｃ２８で第１過程フラグをクリアし、後続の複写紙の給
紙開始を許す。

ステップ５３１ｃ２９で紙の後端がレジストローラを抜
けるまでまってステップ５３１ｃ３０でレジストローラ
をオフする。

ステップ５３１ｃ３１で原稿走査系が後退する中、画先
センサがオンするまでウェイトし、ステップＳ３１　ｃ
３２で後退信号をオフしブレーキ信号をオンして、ステ
ップ５３１ｃ３３で一定時間１３００８遅延し、ステッ
プ５３１ｃ３４でブレーキ信号をオフする。そして慣性
で走査系が後退し、ホームポジションに戻るまでステッ
プ５３１ｃ３５で待ち、ホームポジション位置になった
ところでブレーキ信号を再びオンし、走査系を止める。

そして一定時間ウェイトしたのち、ステップ５３１ｃ３
８でブレーキをオフする。

次ニステップ５３１ｃ３９，５３Ｌｃ４０で排紙口の排
紙チェックを行なうときの、直前の紙、後続の紙との混
同をさけるための同期処理を行なう。これもステップ５
３１ｃｌ、５３１Ｃ２と同様である。そして、後続の紙
に対しステップＳ３１　ｃ２１以後の処理権を与えるた
めにステップ５３１ｃ４１で第２過程フラグＰ２をクリ
アする。そして、ステップ５３１ｃ４２゜ステップ５３
１ｃ４３で、対象紙が排紙されるのを確認したのち、ス
テップＳ３１　ｃ　４４で完了枚数Ｎｃｏｐｙをデクレ
メントし、ステップＳ３１　ｃ４５で後続の紙の排紙チ
ェックを行なえるようにするため、第３過程フラグＰ３
をクリアして水処理を終了し、このプログラムが割りあ
てられたプロセッサは休止状態になる。

第２６ｄ図は、後処理用のプログラムのフローチャート
で、ステップ３３１ｄｌでは、ステップ３３　ｌ　ｂ２
と同様に、カウントの基準をドラムクロックにあわせ、
ステップ５３１ｄ２で、走査残数Ｎ５ｃａｎが０になる
まで待つ。

この蒔刻は、第２５図のｔ　３００８に相当し、最終紙
の走査終了部側である。そして、すぐに−次帯電をステ
ップ５３１ｄ３でオフし、時間１３００９だけステップ
５３１ｄ４でウェイトし、ステップ５３１ｄ５，５３１
ｄ６で現像器の回転を停止し、現像バイアスをオフする
。そして、さらに時間１３０１０だけステップ５３１ｄ
７でウェイトし、ステップ３３１ｄ８で転写のオフを行
なう。ステップ５３１ｄ９では、すべての複写紙が排紙
完了するのを待って、一定時間１３０１３だけさらに待
ったあと、ステップ３３１ｄｌｌ　、３３１ｄ１２，５
３１ｄ１３により、ブランク露光、前露光、メインモー
タをオフする。

以上のように、複写紙の１枚に対し、１つのプロセッサ
を割りつけ、給紙から排紙まで、複写紙の移動に沿って
プログラムすることにより、プログラムの構造が簡単に
なり、制御機器の開発期間を著しく小さくでき、これに
より開発コストを大幅に低くできるようになる。

く他の実施例〉 第２８図は第２図における複写機に従来の排紙口３３０
１に加え、第２の排紙口３３０２と、両面複写を行なう
ために複写紙を裏返す反転再給紙機構３３０３を追加し
たものである。このような複写機を制御する場合のフロ
ーチャートを第２９ａ図、第２９ｂ図に示す。

本実施例では基本的にはコピー要求処理、後処理は、そ
れぞれ第２６ａ図、第２６ｄ図と基本的には同じである
。ただし、ステップ５３１ａｌにおけるパラメータの設
定などにおいて、第２９ａ図、第２０ｂ図の各ルーチン
が動作するのに必要な情報の追加などが必要である。

第２９ａ図は前処理プログラムであり、ステップ５３４
ｂｌは、電子写真プロセスの諸機構の動作開始を制御す
るもので、ステップ５３１ｂｌから５３１ｂｌｌに相当
する。ステップ５３４ｂ２は、第３０図のようにＣＰＵ
２１０で初期設定されたパラメータに従って、搬送経路
を決定する処理である。具体的には反転フラグＲｆが“
１　”の場合は、ガイド３３０４とガイド３３０５を共
に上にはねあげ、複写紙が反転再給紙機構３３０３に搬
送されるようにし、反転フラグＲｆが０″の場合ガイド
３３０５を下におろし、第１排紙フラグＥｌｆが“ｌ　
”のときガイド３３０４を上にはねあげ、“Ｏ゛のとき
下におろし、排紙口をそれぞれ第１排紙口３３０１にし
たり、第２排紙口３３０２にしたり制御するものである
。

第２９ｂ図は、本実施例における複写処理プログラムで
ある。ステップ５３４ｃＬはステップ５３１ｃｌ〜５３
１ｃ６と基本的にはおなしであるが、ステップ５３１ｃ
４における給紙ローラの選択が、再給紙フラグＭｆが“
ｌ″のときは給紙ローラ３００６、そうでないときはス
テップ５３１ｃ４と同じように給紙対象を決定するとこ
ろが異なる。ステップ５３４ｃ２はステップ５３１ｃ７
〜５３１ｃ３８と同じで、この後ステップ５３４ｃ３，
５３４ｃ５で複写紙の搬送先を反転フラグＲｆ、第１排
紙フラグＥｌｆをチェックし、それぞれに対応しステッ
プ５３４Ｃ４，５３４Ｃ６，５３４Ｃ７（７）処理へ分
岐する。ステップ５３４ｃ６の第１排紙口処理は、ステ
ップ５３１ｃ３８−３３１ｃ４５に相当する。同様に第
２排紙口での処理をステップ５３４ｃ７で行ない、反転
再給紙機構の制御をステップ５３４ｃ４で行なう。

以上のように構成すると、紙搬送経路に応じてプログラ
ムを作成することができ、実際の物の動きにそくしたプ
ログラミングができるので、プログラムミスを大幅に軽
減できる。

尚第３１図のように、複写処理のエントリーアドレスを
複数個用意し、給紙先割にサブプロセッサのプログラム
開始位置をコピー処理におけるステップ５３１ａ７にて
、決定するようにすれば、さらに、紙搬送にそくしたプ
ログラムを作ることができ、プログラムミスの減少につ
ながり、開発コストか低減する。

また、本実施例においては紙づまり等のジャム検出も同
一プログラム中に実現することができる。それは、一枚
の複写紙について１つのサブプロセッサが割りつけられ
、そのサブプセッサが、その紙の搬送を制御するので、
ある紙センサから次の紙センサの位置までの最大到達時
間が定まっていることを利用し、その時間が　　。

経過してもまだ紙検知できないときなど、簡単にジャム
判断ができる。もちろん１つの紙センサで紙布となって
から紙無となる時間も同様である。

たとえば、第２６ｃ図のステップ５３１ｃ４〜５３１ｃ
５を第３２図のようにすればよい。

すなわち、ステップ５３７０１で給紙ローラを回転開始
し、引き続き、紙先端が紙センサまで到達する時間に多
少の余裕を加えたものをドラムクロック時間に換算した
値ｄｃ３７０１をステップ５３７０２で内部タイマＣＮ
Ｔｎ（ローカルアドレスの３番地）に代入し、タイマ始
動フラグＣＲｎをセットする。そしてステップ５３７０
３で紙先端の到達を調べ、紙なしの場合ステップ５３７
０４でタイマ始動フラグＣＲｎを調べる。ここでタイマ
始動フラグＣＲｎがＯＩＩになっていたら、紙が到達す
べき時間を越えていることがわかるのでジャムと判定し
、その処理に分岐する。そうでないときはステップ５３
７０３から繰り返す。

以〜Ｌのようなジャムチェックルーチンを、紙センサ判
定部分に挿入することにより簡単にジャム検知も可能と
なる。

しかも１枚づつの判定がきめこまかくできるので、何枚
目の紙がどの位置でジャムしたかも適切に判断できるよ
うになる。

以上の実施例は、連続して複写動作をするとき紙搬送経
路が固定の場合の馬明をした。しかし本実施例によれば
、ＣＰＵ２１０において複写処理を実行させるにあたり
、紙搬送経路に関する情報のパラメータをデュアルポー
トＲＡＭ４１１の共通メモリ領域（ローカルアドレス０
８８〜４７Ｈ番地）ではなく、起動対象のサブプロセッ
サのローカルエリアに書き込むことにより、簡単に１枚
１枚紙搬送経路の異なる複写動作を実現できるようにな
る。たとえば、第３３図のようにＣＰＵ２１０がコピー
要求処理にて、複写処理を担当させるサブプロセッサの
ローカルアドレス０５Ｈ番地に、反転フラグＲｆ、第１
排紙フラグＥｌｆを設定し、給紙光に応じた複写処理の
エントリーアドレスをプログラムカウンタ（ローカルア
ドレスの０７゜０８番ｊ１！りに格納するようにし、複
写処理は第３４図のようにし、経路変更の操作を複写処
理にて行なうようにする。すなわちステップ５３９ｃｌ
では、反転再給紙側へ搬送されるように、ガイド３３０
４，３３０５を制御し、ステップ５３９ｃ２では、第１
排紙口へ搬送されるように、ステップ５３９Ｃ３では第
２排紙口へ搬送されるように制御する。

く効果〉 以上のように、紙１枚に対し、それが給紙されるから排
紙されるまで１つの演算制御部（サブプロセッサ）が監
視制御を行なうようにしたことにより、プログラム作成
が簡単になる一ヒ、きめこまかな制御や状態監視ができ
るようになり、性能向−１−と開発コストの低減が共に
実現できるようになった。

以」二電子写真複写機を例に説明したが記録紙１−に記
録を行うファクシミリ装置、プリンタ等の種々の画像形
成装置に適用できる。

【図面の簡単な説明】

第１図は本実施例の複写機の制御回路図。 第２図は本発明を適用しうる複写機の断面図、第３図は
従来の複写機の制御回路図、 第４図は従来の複写機の制御プログラムの一例を示す図
、 第５図は制御プログラムの一例を示す図、第６図は第５
図のプログラムの実行タイミングを示す図、 第７図はＣＰＵ２１０と並列プロセッサコントローラ４
１２の動作関係を示す図、 第８図は並列プロセッサコントローラ４１２の基本動作
のフローチャートを示す図、第９図は第２図の複写機の
給紙に関するタイミングを示す図、 第１０図は複写機の原稿走査系に関するタイミングを示
す図、 第１１図は給紙系のフローチャートを示す図、第１２図
はデュアルポー）ＲＡＭ４１１のメモリマツプを示す図
、 第１３図はＩ１０ボートの領域を示す図、第１４図は原
稿走査系のフローチャートを示す図、 第１５図は本発明の他の実施例のフローチャートを示す
図、 第１６図はメモリアドレスを示す図、 第１７図は第１５図の処理ｍの詳細処理プログラムを示
す図、 第１８図は他の例の原稿走査系のフローチャートを示す
図、 第１９図は外部クロック入力回路の回路図、第２０図は
立下がりエツジ検出回路図、第２１図は本発明の他の実
施例のフローチヤードを示す図、 第２２図は第２１図の実施例のメモリアドレスを示す図
、 第２３図は第２１図の処理ｍの詳細処理プログラムを示
す図、 第２４図は複写装置の制御ブロック図、第２５図は複写
機の制御タイミング図、？ｐ　２６−ａ図はコピー要求
処理フローチャートを示す図、 第２６−ｂ図は前処理フローチャートを示す図、第２６
−０図は複写処理フローチャートを示す図、 第２６−ｄ図は後処理フローチャートを示す図、第２７
図は第２６−ａ図〜第２６−ｄ図の処理に用いるメモリ
アドレスを示す図、 第２８図は更に他の実施例の複写機の断面図、第２９−
ａ図、第２９−ｂ図は夫々第２８図の実施例の前処理フ
ローチャー１・、複写処理フローチャートを示す図、 第３０図はメモリアドレスを示す図、 第３１図は紙の給紙位置、排紙１１に応じた処理プログ
ラムを示す図、 第３２図はジャム検出プログラムを示す図、第３３図は
メモリアドレスを示す図、 第３４図は径路変更を行うプログラムを示す図である。 アト゛ンス 第３０図

Claims (1)

1. 【特許請求の範囲】 複数の記録媒体上に順次画像形成を実行する画像形成装
   置の制御装置において、 中央演算処理部と、当該中央演算処理部から制御可能で
   並列に動作する複数の演算制御部とを有し、 各記録媒体に対し夫々一つの演算制御部を割り当て、各
   演算制御部が一つの記録媒体について監視制御を行うこ
   とを特徴とする画像形成装置の制御装置。