JPS6236269B2 - - Google Patents
Info
- Publication number
- JPS6236269B2 JPS6236269B2 JP54137361A JP13736179A JPS6236269B2 JP S6236269 B2 JPS6236269 B2 JP S6236269B2 JP 54137361 A JP54137361 A JP 54137361A JP 13736179 A JP13736179 A JP 13736179A JP S6236269 B2 JPS6236269 B2 JP S6236269B2
- Authority
- JP
- Japan
- Prior art keywords
- error
- memory
- contents
- same
- log
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明はコンピユータ等に使用する記憶装置の
試験時におけるエラーを記録するログ・メモリへ
のエラー情報収集方式に係り、特に、エラー・モ
ードによつて選択的のログ・メモリへ記録する方
式に関する。
試験時におけるエラーを記録するログ・メモリへ
のエラー情報収集方式に係り、特に、エラー・モ
ードによつて選択的のログ・メモリへ記録する方
式に関する。
従来はメモリ試験においてログ・メモリに記録
するメモリ・エラーがあるとエラー内容を区別す
ることなく総て記録する方法が採用されていた。
しかし、最近の半導体メモリ素子の高密度化に伴
なつて外部要因によるソフト・エラー発生頻度が
無視できなくなり、新しく発生したソフト・エラ
ーと、従来からあるハード・エラーとの両方のエ
ラー内容を記録する従来のエラー・ログ方法では
ログ・メモリが不足する結果メモリ試験が正しく
行ない得ないという問題が生じている。
するメモリ・エラーがあるとエラー内容を区別す
ることなく総て記録する方法が採用されていた。
しかし、最近の半導体メモリ素子の高密度化に伴
なつて外部要因によるソフト・エラー発生頻度が
無視できなくなり、新しく発生したソフト・エラ
ーと、従来からあるハード・エラーとの両方のエ
ラー内容を記録する従来のエラー・ログ方法では
ログ・メモリが不足する結果メモリ試験が正しく
行ない得ないという問題が生じている。
ここで、ソフト・エラーは外部要因によつて、
記憶内容が反転してしまうもので正しい情報を再
書込みすることによつて、正常な状態に戻し得る
ものであり、エラー・アドレスはランダムで不連
続になり易い。ハード・エラーは何等から原因で
固定エラーとなり、もう一度正しい情報を再書込
みしても、正常な状態に戻らないものであり、エ
ラー・アドレスは連続になる場合が多い。
記憶内容が反転してしまうもので正しい情報を再
書込みすることによつて、正常な状態に戻し得る
ものであり、エラー・アドレスはランダムで不連
続になり易い。ハード・エラーは何等から原因で
固定エラーとなり、もう一度正しい情報を再書込
みしても、正常な状態に戻らないものであり、エ
ラー・アドレスは連続になる場合が多い。
本発明の目的はメモリ試験において、メモリ・
エラーを記録するログ・メモリがソフト・エラー
あるいはハード・エラー内容に占有されることな
くエラー内容を任意に選択してログ・メモリへ記
録することによつて、ログ・メモリを効率的に使
用する方式を提供するものである。
エラーを記録するログ・メモリがソフト・エラー
あるいはハード・エラー内容に占有されることな
くエラー内容を任意に選択してログ・メモリへ記
録することによつて、ログ・メモリを効率的に使
用する方式を提供するものである。
本発明によれば被試験用メモリにライト・デー
タを書込み、再び読出してリード・データを得
て、リード・データとライト・データとを比較し
て不一致が生じたとき、この全ビツト比較結果と
メモリ・アドレスとより成るエラー内容とを順次
記憶して前回エラー内容と、今回エラー内容とを
比較してエラー・モードを判定する手段と、上記
手段によつて判定されるエラー・モードを選択す
る選択信号によつて任意に選択してログ・メモリ
にエラー内容を記録する手段とを備えたエラー情
報収集方式が得られる。
タを書込み、再び読出してリード・データを得
て、リード・データとライト・データとを比較し
て不一致が生じたとき、この全ビツト比較結果と
メモリ・アドレスとより成るエラー内容とを順次
記憶して前回エラー内容と、今回エラー内容とを
比較してエラー・モードを判定する手段と、上記
手段によつて判定されるエラー・モードを選択す
る選択信号によつて任意に選択してログ・メモリ
にエラー内容を記録する手段とを備えたエラー情
報収集方式が得られる。
以下図面に従つて本発明を説明する。
第１図は本発明の一実施例を示すブロツク図で
ある。
ある。
被試験用メモリ１にはそれを試験する試験器
２、メモリ・エラーを記録するログ・メモリ３及
びエラー内容を判定するエラー判定回路４とが接
続している。被試験用メモリ１と試験器２とエラ
ー判定回路４とはメモリ・アドレス信号、読出
し、書込みデータ及び制御信号を伝える為の信号
線ｌ１によつて接続されている。エラー判定回路
４は信号線ｌ１を受信して更に、メモリ・エラー
の内容を判定してログ・メモリ３へ記録すべきエ
ラー内容を信号線ｌ２によつて送出し、エラー判
定信号を信号線ｌ２′によつて送出している。ロ
グ・メモリ３はエラー判定回路４から送られるエ
ラー内容を試験器２から送られるエラー・モード
選択信号ｌ３によつて選択的に記録する。
２、メモリ・エラーを記録するログ・メモリ３及
びエラー内容を判定するエラー判定回路４とが接
続している。被試験用メモリ１と試験器２とエラ
ー判定回路４とはメモリ・アドレス信号、読出
し、書込みデータ及び制御信号を伝える為の信号
線ｌ１によつて接続されている。エラー判定回路
４は信号線ｌ１を受信して更に、メモリ・エラー
の内容を判定してログ・メモリ３へ記録すべきエ
ラー内容を信号線ｌ２によつて送出し、エラー判
定信号を信号線ｌ２′によつて送出している。ロ
グ・メモリ３はエラー判定回路４から送られるエ
ラー内容を試験器２から送られるエラー・モード
選択信号ｌ３によつて選択的に記録する。
又ログ・メモリ３は試験器２から送られる読出
し指示によつてエラー内容を読出して、信号線ｌ
４によつて試験器２へ送出する。ここで試験器２
は被試験用メモリ１へ試験用テスト・データ及び
アドレスを順次与えエラー判定回路４に対しては
予め読出しされるべきテスト・データ（ライト・
データ）及びメモリ読出し結果としてのリード・
データを送ると共に、ログ・メモリ３に対しては
エラー判定回路４が送出するエラー内容を選択記
録する為のエラー・モード選択信号を送るもので
ある。
し指示によつてエラー内容を読出して、信号線ｌ
４によつて試験器２へ送出する。ここで試験器２
は被試験用メモリ１へ試験用テスト・データ及び
アドレスを順次与えエラー判定回路４に対しては
予め読出しされるべきテスト・データ（ライト・
データ）及びメモリ読出し結果としてのリード・
データを送ると共に、ログ・メモリ３に対しては
エラー判定回路４が送出するエラー内容を選択記
録する為のエラー・モード選択信号を送るもので
ある。
第２図、第３図は本発明の一実施例を示す回路
及びフロー図である。第１図に同じ部分には同一
符号を付している。
及びフロー図である。第１図に同じ部分には同一
符号を付している。
本例では、被試験用メモリ１のテスト対象とな
るビツト数がｍビツト、メモリ・アドレスがｎビ
ツトより成る場合を示している。図において試験
器２のリセツト信号IRSを論理を“１”→“０”
→“１”に変化すると、フリツプ・フロツプ（以
下FFと略す）２０，２１〜２７の出力Ｑは論理
“０”になる。被試験用メモリ１のあるメモリ・
アドレス、A1〜Ａoによつて示されるアドレスに
はライト・データＴの各ビツトT1〜Ｔnを書込
み、それを再び読出してリード・データＭの各ビ
ツトM1〜Ｍnを得るものとして、これらをエラー
判定回路４のEOR（排他論理和）ゲート１０，
１１で各々ビツト対応に比較し、ライト・データ
Ｔとリード・データの不一致（Ｔ≠Ｍ）の場合、
EORゲート１０，１１の出力は論理“１”にな
り従つてｍビツトのORゲート１２の出力が論理
“１”になる。この不一致信号は即ちテスト結果
にエラーが検出されたことを示している。この不
一致信号は試験器２から送られるエラー・セツト
信号ERTによつてANDゲート１３を通じてFF２
０，２１〜２７へクロツク信号として送られ、ラ
イト・データＴとリード・データＭの全ビツト比
較結果及びそのエラーを発生したメモリ・アドレ
スとがエラー内容としてFF２０，２２及び２
４，２６に記憶される。更に、このときのクロツ
ク信号は各FF２０，２２，２４，２６の旧記憶
内容をFF２１，２３，２５，２７にシフトす
る。そして、EORゲート１４，１５，１６，１
７ではFF２０，２２，２４，２６とFF２１，２
３，２５，２７とを各々比較して、テスト・デー
タのｍビツトの内どれかが不一致であると、OR
ゲート１８出力が論理“１”になり前回比較結果
と今回比較結果とが同一でないことが判定され
る。
るビツト数がｍビツト、メモリ・アドレスがｎビ
ツトより成る場合を示している。図において試験
器２のリセツト信号IRSを論理を“１”→“０”
→“１”に変化すると、フリツプ・フロツプ（以
下FFと略す）２０，２１〜２７の出力Ｑは論理
“０”になる。被試験用メモリ１のあるメモリ・
アドレス、A1〜Ａoによつて示されるアドレスに
はライト・データＴの各ビツトT1〜Ｔnを書込
み、それを再び読出してリード・データＭの各ビ
ツトM1〜Ｍnを得るものとして、これらをエラー
判定回路４のEOR（排他論理和）ゲート１０，
１１で各々ビツト対応に比較し、ライト・データ
Ｔとリード・データの不一致（Ｔ≠Ｍ）の場合、
EORゲート１０，１１の出力は論理“１”にな
り従つてｍビツトのORゲート１２の出力が論理
“１”になる。この不一致信号は即ちテスト結果
にエラーが検出されたことを示している。この不
一致信号は試験器２から送られるエラー・セツト
信号ERTによつてANDゲート１３を通じてFF２
０，２１〜２７へクロツク信号として送られ、ラ
イト・データＴとリード・データＭの全ビツト比
較結果及びそのエラーを発生したメモリ・アドレ
スとがエラー内容としてFF２０，２２及び２
４，２６に記憶される。更に、このときのクロツ
ク信号は各FF２０，２２，２４，２６の旧記憶
内容をFF２１，２３，２５，２７にシフトす
る。そして、EORゲート１４，１５，１６，１
７ではFF２０，２２，２４，２６とFF２１，２
３，２５，２７とを各々比較して、テスト・デー
タのｍビツトの内どれかが不一致であると、OR
ゲート１８出力が論理“１”になり前回比較結果
と今回比較結果とが同一でないことが判定され
る。
次に、２回目のエラーが発生すると、第１回目
のエラー内容はFF２１，２３，２５，２７にシ
フトし、第２回目のエラー内容はFF２０，２
２，２４，２６へ記憶される。そこで再びEOR
ゲート１４，１５，１６，１７で比較して、例え
ばテスト・データのｍビツトの内前回と今回で同
じビツトがエラーしているとして、更にメモリ・
アドレスのｎビツト比較においては前回と今回と
が同じアドレスでないことが判定されると、OR
ゲート１８出力は論理“０”、ORゲート１９出力
は論理“１”となる。即ちこれは前回比較結果
と、今回比較結果とが同一であること、及び前回
のエラー・アドレスと今回のエラー・アドレスと
は同一でないことを示している。
のエラー内容はFF２１，２３，２５，２７にシ
フトし、第２回目のエラー内容はFF２０，２
２，２４，２６へ記憶される。そこで再びEOR
ゲート１４，１５，１６，１７で比較して、例え
ばテスト・データのｍビツトの内前回と今回で同
じビツトがエラーしているとして、更にメモリ・
アドレスのｎビツト比較においては前回と今回と
が同じアドレスでないことが判定されると、OR
ゲート１８出力は論理“０”、ORゲート１９出力
は論理“１”となる。即ちこれは前回比較結果
と、今回比較結果とが同一であること、及び前回
のエラー・アドレスと今回のエラー・アドレスと
は同一でないことを示している。
要約すると、このORゲート１８，１９出力の
信号Ａ，Ｂは被試験用メモリ１のエラー判定結果
としてのエラー・モードを示している。即ち信号
Ａはテスト・データｍビツトのテスト結果につい
て前回のエラー結果と今回のエラー結果とが同一
であるかあるいは同一でないかを示し、信号Ｂは
前回のエラーを示したメモリ。アドレスと今回の
エラーを示したメモリ。アドレスが同一であるか
あるいは同一でないかを示すエラー判定信号であ
る。
信号Ａ，Ｂは被試験用メモリ１のエラー判定結果
としてのエラー・モードを示している。即ち信号
Ａはテスト・データｍビツトのテスト結果につい
て前回のエラー結果と今回のエラー結果とが同一
であるかあるいは同一でないかを示し、信号Ｂは
前回のエラーを示したメモリ。アドレスと今回の
エラーを示したメモリ。アドレスが同一であるか
あるいは同一でないかを示すエラー判定信号であ
る。
試験器のからログ・メモリ制御部６へ送られる
エラー・モード選択信号ｌ３はそれぞれ独立して
選択可能な信号S1，S2，S3，S4から成り、上記の
エラー判定信号Ａ，Ｂの組合せによつてできる４
通りにエラー・モードを選択する。
エラー・モード選択信号ｌ３はそれぞれ独立して
選択可能な信号S1，S2，S3，S4から成り、上記の
エラー判定信号Ａ，Ｂの組合せによつてできる４
通りにエラー・モードを選択する。
ログ・メモリ制御部６では信号Ａ，Ｂをデコー
ドしてエラー・モード選択信号ｌ３と一致したモ
ードのときログ・メモリアレー５に対して信号線
ｌ５を通じて書込み制御信号を伝えて、信号線ｌ
２を通じて送られるエラー内容をログ・メモリア
レー５へ記録する。
ドしてエラー・モード選択信号ｌ３と一致したモ
ードのときログ・メモリアレー５に対して信号線
ｌ５を通じて書込み制御信号を伝えて、信号線ｌ
２を通じて送られるエラー内容をログ・メモリア
レー５へ記録する。
ログ・メモリアレー５の内容を読出すには試験
器２からログ・メモリ制御部６へ読出し信号LRS
を送り記録内容を読出す。図示していないがロ
グ・メモリアレー５にはアドレス・デコーダが
ロ・メモリ制御部６にはアドレス・カウンタがそ
れぞれ用意され、読出しあるいは書込み制御信号
によつて歩進し、ログ・アドレスを指示すると共
に、リセツト信号IRSによつてイニシヤライズさ
れる。
器２からログ・メモリ制御部６へ読出し信号LRS
を送り記録内容を読出す。図示していないがロ
グ・メモリアレー５にはアドレス・デコーダが
ロ・メモリ制御部６にはアドレス・カウンタがそ
れぞれ用意され、読出しあるいは書込み制御信号
によつて歩進し、ログ・アドレスを指示すると共
に、リセツト信号IRSによつてイニシヤライズさ
れる。
第３図はエラー判定の動作フローを簡略に示し
ている。
ている。
まず、テスト・データが試験器２から被試験用
メモリ１へ書込みされ、続いてそのデータが読出
しされる。エラー判定回路４では書込みデータと
読出しデータを比較して、エラーであるか否かを
判定し、エラー（Ｔ≠Ｍ）であるときはエラー内
容を記憶する。エラー判定回路４では今回記憶し
たエラー内容と、前記記憶したエラー内容との比
較を行なつて、エラー・モードを判定する。
メモリ１へ書込みされ、続いてそのデータが読出
しされる。エラー判定回路４では書込みデータと
読出しデータを比較して、エラーであるか否かを
判定し、エラー（Ｔ≠Ｍ）であるときはエラー内
容を記憶する。エラー判定回路４では今回記憶し
たエラー内容と、前記記憶したエラー内容との比
較を行なつて、エラー・モードを判定する。
この判定されたエラー・モードはエラー・モー
ド選択信号と照合されて、一致がとれると今回検
出されたエラー内容がログ・メモリ３へ書込みさ
れる。ここで照合結果が不一致であるか、あるい
はテスト結果がエラーでないとき（Ｗ＝Ｍ）はロ
グ・メモリ３への書込みは行なわずにそのテス
ト・サイクルを終了する。
ド選択信号と照合されて、一致がとれると今回検
出されたエラー内容がログ・メモリ３へ書込みさ
れる。ここで照合結果が不一致であるか、あるい
はテスト結果がエラーでないとき（Ｗ＝Ｍ）はロ
グ・メモリ３への書込みは行なわずにそのテス
ト・サイクルを終了する。
以上の実施例によつて明らかなように、本発明
によればメモリ試験において、メモリ・エラーを
ログ・メモリに記録するとき、選択信号によつて
メモリ・エラーを選択して記録できるのでログ・
メモリがソフト・エラーあるいはハード・エラー
のみに占有されることなく効率的に使用する方式
が提供される。
によればメモリ試験において、メモリ・エラーを
ログ・メモリに記録するとき、選択信号によつて
メモリ・エラーを選択して記録できるのでログ・
メモリがソフト・エラーあるいはハード・エラー
のみに占有されることなく効率的に使用する方式
が提供される。
第１図は本発明の一実施例を示すブロツク図、
第２図及び第３図は本発明の一実施例を示す回路
図及びフロー図である。 １…被試験メモリ、２…試験器、３…ログ・メ
モリ、４…エラー判定回路、５…ログ・メモリア
レー、６…ログ・メモリ制御部、１０，１１，１
４〜１７…EORゲート、１２，１８，１９…OR
ゲート、１３…ANDゲート、２０，２１〜２７
…フリツプ・フロツプ、T1〜Ｔn…ライト・デー
タビツト、M1〜Ｍn…リード・データビツト、A1
〜Ａn…メモリ・アドレスビツト。
第２図及び第３図は本発明の一実施例を示す回路
図及びフロー図である。 １…被試験メモリ、２…試験器、３…ログ・メ
モリ、４…エラー判定回路、５…ログ・メモリア
レー、６…ログ・メモリ制御部、１０，１１，１
４〜１７…EORゲート、１２，１８，１９…OR
ゲート、１３…ANDゲート、２０，２１〜２７
…フリツプ・フロツプ、T1〜Ｔn…ライト・デー
タビツト、M1〜Ｍn…リード・データビツト、A1
〜Ａn…メモリ・アドレスビツト。
Claims (1)
- 【特許請求の範囲】 １ 被試験用メモリにライト・データを書込み、
再び読出してリード・データを得て、リード・デ
ータとライト・データとを比較して不一致が生じ
たとき、その全ビツト比較結果とメモリ・アドレ
スとより成るエラー内容を順次記憶して前回エラ
ー内容と、今回エラー内容とを比較して、下記
Ａ，B2条件 条件Ａ 前回エラーした全ビツト比較結果が今回
と同一であるかあるいは同一でない。 条件Ｂ 前回エラーしたときのメモリ・アドレス
と今回エラーしたときのメモリ・アドレ
スが同一であるかあるいは同一でないか を組合せてなる４通りのエラー・モードのいずれ
であるかを判定する手段と、該エラーモードを選
択する選択信号と上記判定結果が一致したときに
ログ・メモリにエラー内容を記録する手段とを備
えたことを特徴とするエラー情報収集方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13736179A JPS5661100A (en) | 1979-10-24 | 1979-10-24 | Error information collecting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13736179A JPS5661100A (en) | 1979-10-24 | 1979-10-24 | Error information collecting system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5661100A JPS5661100A (en) | 1981-05-26 |
| JPS6236269B2 true JPS6236269B2 (ja) | 1987-08-06 |
Family
ID=15196861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13736179A Granted JPS5661100A (en) | 1979-10-24 | 1979-10-24 | Error information collecting system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5661100A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812199A (ja) * | 1981-07-13 | 1983-01-24 | Nec Corp | 情報処理装置 |
| EP0424612A3 (en) * | 1989-08-30 | 1992-03-11 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression for redundancy analysis of a memory |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5953586B2 (ja) * | 1977-09-14 | 1984-12-26 | 株式会社日立製作所 | ログアウト制御装置 |
-
1979
- 1979-10-24 JP JP13736179A patent/JPS5661100A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5661100A (en) | 1981-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6104669A (en) | Method and apparatus for generating memory addresses for testing memory devices | |
| EP1164589A1 (en) | Storage device having an error correction function | |
| WO1993010494A1 (en) | Method for dynamically measuring computer disk error rates | |
| JPS607549A (ja) | 故障診断装置 | |
| US3735105A (en) | Error correcting system and method for monolithic memories | |
| US20100125766A1 (en) | Semiconductor integrated circuit and method for controlling semiconductor integrated circuit | |
| JP2669303B2 (ja) | ビットエラー訂正機能付き半導体メモリ | |
| US7464309B2 (en) | Method and apparatus for testing semiconductor memory device and related testing methods | |
| US3938083A (en) | Parity checking a double-frequency coherent-phase data signal | |
| JPH06119799A (ja) | メモリ試験装置 | |
| US7443624B2 (en) | Method for recording data freshness degrees by a tape drive | |
| JPH0277860A (ja) | 記憶装置自己試験方法及び線形フィードバック桁送りレジスタ | |
| US20030154434A1 (en) | Self testing-and-repairing data buffer and method for operating the same | |
| JPH07335000A (ja) | 不揮発性メモリ | |
| JPS62299000A (ja) | 半導体メモリ | |
| CN110993015B (zh) | 一种硬盘的差分信号质量检测方法、装置、主控及介质 | |
| JPS5963015A (ja) | 回転体磁気記憶装置 | |
| JPH04372025A (ja) | アクセスビットつき記憶装置 | |
| SU883976A2 (ru) | Запоминающее устройство с самоконтролем | |
| JPS5870500A (ja) | 半導体記憶回路 | |
| JPH01106370A (ja) | エラー検査装置 | |
| JPS5918749B2 (ja) | 擬似エラ−送出方式 | |
| JPS60171525A (ja) | 記憶装置の制御装置 | |
| JPH02129742A (ja) | メモリに対するアドレス信号の異常検出方法 | |
| JPS6218943B2 (ja) |