JPS623630B2 - - Google Patents
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- JPS623630B2 JPS623630B2 JP52084253A JP8425377A JPS623630B2 JP S623630 B2 JPS623630 B2 JP S623630B2 JP 52084253 A JP52084253 A JP 52084253A JP 8425377 A JP8425377 A JP 8425377A JP S623630 B2 JPS623630 B2 JP S623630B2
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Description
【発明の詳細な説明】
本発明はビデオ信号処理回路に関し、主として
半導体装置等の外観検査に用いられるビデオ信号
処理回路に関する。
半導体装置等の外観検査に用いられるビデオ信号
処理回路に関する。
従来、フオトダイオードアレー（フオートダイ
オードを複数個直線状に並べたもの）を使用し、
被検査物の外観パターンを映像信号（以下ビデオ
信号と称する）化し、このビデオ信号を２値化回
路により量子化し、もつてこの量子化されたデイ
ジタル信号によつて画像処理を行うような装置が
知られている。この装置の概要を第１図にブロツ
ク線図として示し説明する。
オードを複数個直線状に並べたもの）を使用し、
被検査物の外観パターンを映像信号（以下ビデオ
信号と称する）化し、このビデオ信号を２値化回
路により量子化し、もつてこの量子化されたデイ
ジタル信号によつて画像処理を行うような装置が
知られている。この装置の概要を第１図にブロツ
ク線図として示し説明する。
第１図において、１はフオトダイオードアレー
であり、ビツトを構成するフオトダイオードD1
〜Ｄoと、シフトレジスタ３ａ，３ｂ及び負荷抵
抗RL1，RL2からなる。複数個のフオトダイオー
ドD1〜Ｄoは直線状に並べられており、このうち
奇数ビツトのもの（D1，D3，……，Ｄo-1）はシ
フトシフトレジスタ３ａと電源Ｅvとの間に並列
接続され、偶数ビツトのもの（D2，D4，……，
Ｄo）はシフトレジスタ３ｂと電源Ｅv間に並列接
続される。上記シフトレジスタ３ａ，３ｂはクロ
ツク発生器２の出力によつて駆動され、ダイオー
ドD1〜Ｄoを順次スイツチングしダイオードに充
電を行わせるものである。上記負荷抵抗RL1の先
端からは奇数ビツトのビデオ信号が取り出され、
RL2の先端からは偶数ビツトのビデオ信号が取り
出される。４は演算増幅器（OP Amp）であ
り、バイアス抵抗Ｒsと帰還抵抗Ｒfを有する。こ
の演算増幅器の入力側には上記奇数及び偶数ビツ
トのビデオ信号出力が共通に印加され、ビデオ信
号が増幅される。５は２値化回路でありしきい値
電圧（Ｖ th）設定回路６の出力が印加されてお
り、このしきい値電圧Ｖthとの関係において増幅
ビデオ信号ＶAを２値化し、デイジタル出力信号
V0として出力する。なお、上述のようにフオト
ダイオードを奇数ビツトと偶数ビツトに分けて
別々にスイツチングさせるのは、交互にスイツチ
ングさせることによつて高速動作を行わせるため
である。
であり、ビツトを構成するフオトダイオードD1
〜Ｄoと、シフトレジスタ３ａ，３ｂ及び負荷抵
抗RL1，RL2からなる。複数個のフオトダイオー
ドD1〜Ｄoは直線状に並べられており、このうち
奇数ビツトのもの（D1，D3，……，Ｄo-1）はシ
フトシフトレジスタ３ａと電源Ｅvとの間に並列
接続され、偶数ビツトのもの（D2，D4，……，
Ｄo）はシフトレジスタ３ｂと電源Ｅv間に並列接
続される。上記シフトレジスタ３ａ，３ｂはクロ
ツク発生器２の出力によつて駆動され、ダイオー
ドD1〜Ｄoを順次スイツチングしダイオードに充
電を行わせるものである。上記負荷抵抗RL1の先
端からは奇数ビツトのビデオ信号が取り出され、
RL2の先端からは偶数ビツトのビデオ信号が取り
出される。４は演算増幅器（OP Amp）であ
り、バイアス抵抗Ｒsと帰還抵抗Ｒfを有する。こ
の演算増幅器の入力側には上記奇数及び偶数ビツ
トのビデオ信号出力が共通に印加され、ビデオ信
号が増幅される。５は２値化回路でありしきい値
電圧（Ｖ th）設定回路６の出力が印加されてお
り、このしきい値電圧Ｖthとの関係において増幅
ビデオ信号ＶAを２値化し、デイジタル出力信号
V0として出力する。なお、上述のようにフオト
ダイオードを奇数ビツトと偶数ビツトに分けて
別々にスイツチングさせるのは、交互にスイツチ
ングさせることによつて高速動作を行わせるため
である。
上記ビデオ信号処理回路によると、クロツクの
周波数が比較的低い間は精度の良い信号処理がで
きるが、周波数を高めると雑音指数（Ｓ／Ｎ比）
が悪くなり精度が低下するという問題を有する。
これは、フオトダイオードアレーの浮遊容量によ
りビデオ信号波形がなまるとともに、増幅器の浮
遊容量により再度波形のなまりが増幅されて増幅
ビデオ信号波形のレベルが浮き上つてしまうため
と思われる。このことを第２図及び第３図の波形
図を用いて更に詳細に説明する。
周波数が比較的低い間は精度の良い信号処理がで
きるが、周波数を高めると雑音指数（Ｓ／Ｎ比）
が悪くなり精度が低下するという問題を有する。
これは、フオトダイオードアレーの浮遊容量によ
りビデオ信号波形がなまるとともに、増幅器の浮
遊容量により再度波形のなまりが増幅されて増幅
ビデオ信号波形のレベルが浮き上つてしまうため
と思われる。このことを第２図及び第３図の波形
図を用いて更に詳細に説明する。
第２図は従来使用されている周波数（約1MHz
以下）を用いて信号処理を行つた場合であり、第
３図は高い周波数（約3MHz以上）を用いて信号
処理を行つた場合を示す。両図共に図中Ａにはパ
ターン例を、同図Ｂには同図Ａのパターンの中央
部（Ａ−Ａ線）を走査した場合のビデオ信号波形
を示す。パターン例においてＸ部分は明るい部
分、Ｙ部分は微少パターン部分、Ｚ部分は暗い部
分を示す。
以下）を用いて信号処理を行つた場合であり、第
３図は高い周波数（約3MHz以上）を用いて信号
処理を行つた場合を示す。両図共に図中Ａにはパ
ターン例を、同図Ｂには同図Ａのパターンの中央
部（Ａ−Ａ線）を走査した場合のビデオ信号波形
を示す。パターン例においてＸ部分は明るい部
分、Ｙ部分は微少パターン部分、Ｚ部分は暗い部
分を示す。
第２図に示した周波数の低い場合は、明るい部
分は0Vから−2Vまで振れ（パルスP1，P2，P4）、
微少パターン部分及び暗い部分はわずかに振れる
だけである（パルスP3）。ここで微少パターン部
分と明るい部分の電圧の差Ｖsは約1.5V以上あ
り、したがつて、２値化回路におけるしきい値電
圧Ｖthの設定は容易であり、ノイズマージンも大
きい。これは、周波数が低いためフオトダイオー
ド及び増幅器の浮遊容量の影響が無視されるため
と思われる。
分は0Vから−2Vまで振れ（パルスP1，P2，P4）、
微少パターン部分及び暗い部分はわずかに振れる
だけである（パルスP3）。ここで微少パターン部
分と明るい部分の電圧の差Ｖsは約1.5V以上あ
り、したがつて、２値化回路におけるしきい値電
圧Ｖthの設定は容易であり、ノイズマージンも大
きい。これは、周波数が低いためフオトダイオー
ド及び増幅器の浮遊容量の影響が無視されるため
と思われる。
第３図に示した周波数の高い場合には、明るい
部分は−2V迄振れる（パルスP1，P2，P4）が、微
少パターン部分は−1Vから−1.5V迄（0.5V）し
か振れない（パルスP3）。また、暗い部分も−
0.5Vから−1Vの間を変動するようになる。すな
わち、微少パターン部分と明るい部分の電圧の差
Ｖsは0.5V以下となつている。したがつて、２値
化回路のしきい値電圧Ｖthの設定が困難となると
ともに、ノイズマージンが低くなる。このように
なる理由は上述のように、フオトダイオード及び
増幅器の浮遊容量が存在するため、周波数が高く
なると、第１のパルスP1が電源側に立上つて、そ
れがGND側に立下り切らない間に第２のパルス
P2が電源側に立上ることによるものと思われる。
部分は−2V迄振れる（パルスP1，P2，P4）が、微
少パターン部分は−1Vから−1.5V迄（0.5V）し
か振れない（パルスP3）。また、暗い部分も−
0.5Vから−1Vの間を変動するようになる。すな
わち、微少パターン部分と明るい部分の電圧の差
Ｖsは0.5V以下となつている。したがつて、２値
化回路のしきい値電圧Ｖthの設定が困難となると
ともに、ノイズマージンが低くなる。このように
なる理由は上述のように、フオトダイオード及び
増幅器の浮遊容量が存在するため、周波数が高く
なると、第１のパルスP1が電源側に立上つて、そ
れがGND側に立下り切らない間に第２のパルス
P2が電源側に立上ることによるものと思われる。
したがつて本発明の目的とするところは、高速
かつ処理精度の良いビデオ信号処理回路を提供す
ることであり、他の目的は高速であつてもノイズ
マージンの大きなビデオ信号処理回路を提供する
ことにある。
かつ処理精度の良いビデオ信号処理回路を提供す
ることであり、他の目的は高速であつてもノイズ
マージンの大きなビデオ信号処理回路を提供する
ことにある。
上記目的を達成するための本発明の一実施例
は、複数ビツトを構成する光電変換素子を順次ス
イツチングすることによつて奇数ビツトと偶数ビ
ツトのビデオ信号を個別的に取り出し、上記奇数
ビツトと偶数ビツトのビデオ信号出力段にそれぞ
れ増幅手段及び２値化手段を設け、上記奇数ビツ
ト側の２値化出力と偶数ビツト側の２値化出力と
を論理和回路に入力し、この論理和回路から出力
を取り出してなることを特徴とするものである。
は、複数ビツトを構成する光電変換素子を順次ス
イツチングすることによつて奇数ビツトと偶数ビ
ツトのビデオ信号を個別的に取り出し、上記奇数
ビツトと偶数ビツトのビデオ信号出力段にそれぞ
れ増幅手段及び２値化手段を設け、上記奇数ビツ
ト側の２値化出力と偶数ビツト側の２値化出力と
を論理和回路に入力し、この論理和回路から出力
を取り出してなることを特徴とするものである。
以下実施例にそつて図面を参照し本発明を具体
的に説明する。
的に説明する。
第４図は本発明に係るビデオ処理回路の一実施
例を示すブロツク線図である。
例を示すブロツク線図である。
図中１はフオトダイオードアレーであり、ビツ
トを構成する複数のフオトダイオードD1〜Ｄo
と、シフトレジスタ３ａ，３ｂ及び負荷抵抗
RL1，RL2よりなる。フオトダイオードD1〜Ｄoは
直線状に並べられており、このうち奇数ビツトの
もの（D1，D3，……，Ｄo-1）はシフトレジスタ
３ａと電源Ｅvとの間に並列接続され、偶数ビツ
トのもの（D2，D4，……，Ｄo）はシフトレジス
タ３ｂと電源Ｅv間に並列接続される。
トを構成する複数のフオトダイオードD1〜Ｄo
と、シフトレジスタ３ａ，３ｂ及び負荷抵抗
RL1，RL2よりなる。フオトダイオードD1〜Ｄoは
直線状に並べられており、このうち奇数ビツトの
もの（D1，D3，……，Ｄo-1）はシフトレジスタ
３ａと電源Ｅvとの間に並列接続され、偶数ビツ
トのもの（D2，D4，……，Ｄo）はシフトレジス
タ３ｂと電源Ｅv間に並列接続される。
上記シフトレジスタ３ａ，３ｂはクロツク発生
器２の出力によつて駆動され、ダイオードD1〜
Ｄoを順次スイツチングし、ダイオードに充電を
行わせるものである。上記負荷抵抗RL1の先端か
らは奇数ビツトのビデオ信号が取り出され、RL2
の先端からは偶数ビツトのビデオ信号が取り出さ
れる。４ａ，４ｂは演算増幅器であり、それぞれ
バイアス抵抗Ｒs1（Ｒs2）、帰還抵抗Ｒf1（Ｒf2）
を有する。演算増幅器４ａには奇数ビツトのビデ
オ信号が印加され、演算増幅器４ｂには偶数ビツ
トのビデオ信号が印加される。この演算増幅器４
ａ，４ｂによつて増幅されたビデオ信号ＶB，ＶC
はそれぞれ２値化回路５ａ，５ｂに入力される。
この２値化回路５ａ，５ｂにはしきい値電圧（Ｖ
th）設定回路６の出力が共通に印加される。上記
増幅ビデオ信号ＶB，ＶCがしきい値電圧Ｖthとの
関係において２値化され２値化回路５ａ，５ｂか
らデイジタル出力V1，V2として出力される。こ
の出力V1，V2を論理和回路（OR）７に入力し、
論理和出力を出力V0として取り出す。
器２の出力によつて駆動され、ダイオードD1〜
Ｄoを順次スイツチングし、ダイオードに充電を
行わせるものである。上記負荷抵抗RL1の先端か
らは奇数ビツトのビデオ信号が取り出され、RL2
の先端からは偶数ビツトのビデオ信号が取り出さ
れる。４ａ，４ｂは演算増幅器であり、それぞれ
バイアス抵抗Ｒs1（Ｒs2）、帰還抵抗Ｒf1（Ｒf2）
を有する。演算増幅器４ａには奇数ビツトのビデ
オ信号が印加され、演算増幅器４ｂには偶数ビツ
トのビデオ信号が印加される。この演算増幅器４
ａ，４ｂによつて増幅されたビデオ信号ＶB，ＶC
はそれぞれ２値化回路５ａ，５ｂに入力される。
この２値化回路５ａ，５ｂにはしきい値電圧（Ｖ
th）設定回路６の出力が共通に印加される。上記
増幅ビデオ信号ＶB，ＶCがしきい値電圧Ｖthとの
関係において２値化され２値化回路５ａ，５ｂか
らデイジタル出力V1，V2として出力される。こ
の出力V1，V2を論理和回路（OR）７に入力し、
論理和出力を出力V0として取り出す。
上記ビデオ信号処理回路は次のように動作す
る。すなわち、フオトダイオードは等価的にはコ
ンデンサに置き替えることができるが、このコン
デンサは光が当ると電価が打消し合い、放電状態
となる。その後スイツチに相当するシフトレジス
タ３ａ，３ｂがクロツクによつて駆動されて、上
記放電したフオトダイオードをスイツチングする
と、電源Ｅvから充電電流が流れる。この充電電
流により負荷抵抗RL1，RL2に電圧降下が生ず
る。この電圧がビデオ信号としてフオトダイオー
ドアレー１の外部に取り出される。そして外部で
は奇数ビツトのビデオ信号増幅用演算増幅器４ａ
及び、偶数ビツトのビデオ信号増幅用演算増幅器
４ｂによつてそれぞれ増幅される。この増幅ビデ
オ信号ＶB，ＶCはそれぞれ２値化回路５ａ，５ｂ
に入力され、しきい値電圧Ｖthとの関係でデイジ
タル信号V1，V2に変換される。このデイジタル
信号V1，V2がOR回路７によつて論理和出力V0と
なる。この出力V0に基づいて上記ビデオ信号の
処理を行うことができる。
る。すなわち、フオトダイオードは等価的にはコ
ンデンサに置き替えることができるが、このコン
デンサは光が当ると電価が打消し合い、放電状態
となる。その後スイツチに相当するシフトレジス
タ３ａ，３ｂがクロツクによつて駆動されて、上
記放電したフオトダイオードをスイツチングする
と、電源Ｅvから充電電流が流れる。この充電電
流により負荷抵抗RL1，RL2に電圧降下が生ず
る。この電圧がビデオ信号としてフオトダイオー
ドアレー１の外部に取り出される。そして外部で
は奇数ビツトのビデオ信号増幅用演算増幅器４ａ
及び、偶数ビツトのビデオ信号増幅用演算増幅器
４ｂによつてそれぞれ増幅される。この増幅ビデ
オ信号ＶB，ＶCはそれぞれ２値化回路５ａ，５ｂ
に入力され、しきい値電圧Ｖthとの関係でデイジ
タル信号V1，V2に変換される。このデイジタル
信号V1，V2がOR回路７によつて論理和出力V0と
なる。この出力V0に基づいて上記ビデオ信号の
処理を行うことができる。
以上のようにビデオ信号処理回路によれば、フ
オトダイオードアレーのスイツチング速度を高速
にする（クロツク周波数を高くする）場合でも精
度のよい処理が行える。これは、従来のように奇
数及び偶数の両ビデオ信号を１つにまとめて１つ
の増幅器で増幅し、それを２値化していたのに対
して、本発明では、奇数ビツトのビデオ信号と偶
数ビツトのビデオ信号をそれぞれ個別的に増幅
し、２値化するようにしたから、演算増幅器の浮
遊容量の影響は従来に比して半減し、増幅ビデオ
信号波形の立上り及び立下りの期間が十分とれる
ためである。したがつて、演算増幅器の最高周波
数をｆnaxとすれば、フオトダイオードアレーの
駆動周波数は2fnaxとなり高速駆動ができる。
オトダイオードアレーのスイツチング速度を高速
にする（クロツク周波数を高くする）場合でも精
度のよい処理が行える。これは、従来のように奇
数及び偶数の両ビデオ信号を１つにまとめて１つ
の増幅器で増幅し、それを２値化していたのに対
して、本発明では、奇数ビツトのビデオ信号と偶
数ビツトのビデオ信号をそれぞれ個別的に増幅
し、２値化するようにしたから、演算増幅器の浮
遊容量の影響は従来に比して半減し、増幅ビデオ
信号波形の立上り及び立下りの期間が十分とれる
ためである。したがつて、演算増幅器の最高周波
数をｆnaxとすれば、フオトダイオードアレーの
駆動周波数は2fnaxとなり高速駆動ができる。
以下、第５図の波形を用いて上記本発明の効果
を更に詳細に説明する。
を更に詳細に説明する。
第５図は、従来の高周波時の増幅ビデオ信号波
形ＶAと本発明の増幅ビデオ信号波形ＶB，ＶC及
び２値化された信号波形V1，V2，V0との関係を
示す図である。図中最上段に示すのはパターン例
であり、Ｘ部分は明るい部分、Ｙ部分は微少パタ
ーン部分、Ｚ部分は暗い部分を示す。次段以下の
信号波形は上記パターン例の中央部Ａ−Ａ線を走
査したときの各部の信号波形である。そのうち、
ＶAは第３図Ｂに示した従来回路における高周波
使用時の増幅ビデオ信号波形であり、ＶB及びＶC
は本発明に係る実施例回路の奇数ビツト及び偶数
ビツトの増幅ビデオ信号波形であり、V1及びV2
は２値化回路５ａ及び５ｂの出力波形、V0はOR
回路７の出力波形である。
形ＶAと本発明の増幅ビデオ信号波形ＶB，ＶC及
び２値化された信号波形V1，V2，V0との関係を
示す図である。図中最上段に示すのはパターン例
であり、Ｘ部分は明るい部分、Ｙ部分は微少パタ
ーン部分、Ｚ部分は暗い部分を示す。次段以下の
信号波形は上記パターン例の中央部Ａ−Ａ線を走
査したときの各部の信号波形である。そのうち、
ＶAは第３図Ｂに示した従来回路における高周波
使用時の増幅ビデオ信号波形であり、ＶB及びＶC
は本発明に係る実施例回路の奇数ビツト及び偶数
ビツトの増幅ビデオ信号波形であり、V1及びV2
は２値化回路５ａ及び５ｂの出力波形、V0はOR
回路７の出力波形である。
同図に示すように、従来回路の増幅信号波形Ｖ
Aの奇数ビツトのパルス（P1，P3，P5，P7）は、本
発明における演算増幅器４ａの出力信号波形ＶB
に表われる。また、偶数ビツトのパルス（P2，
P4，P6，P8）は演算増幅器４ｂの出力信号波形ＶC
に表われる。ここで奇数ビツトの増幅ビデオ信号
ＶBに着目すれば、微少パターン部分（Ｙ部分）
のパルスP3はＶBで示すように、最初のパルスP1
が十分GND電位側に立下つた後（第２のパルス
P2が到来するときはGND電位を保持している）
に僅かに電源電位側に立上るようになる。また、
暗い部分（Ｚ分）は十分GND電位に立下つた後
に電源電位側に立上るようになる（パルスP5，
P7）。次に、偶数ビツトの増幅ビデオ信号ＶCに着
目すれば、明るい部分は常にGND電位側から電
源電位迄十分に立上り（パルスP2，P4）、暗い部
分はGND電位側から僅かに電源電位側に立上る
ようになる（パルスP6，P8）。そして、信号波形
ＶB，ＶC中に点線で示したようなしきい値電圧Ｖ
th（約−1V位）を設定しておけば、２値化回路の
出力はそれぞれV1，V2のようになる。この論理
和出力はV0のような波形となる。
Aの奇数ビツトのパルス（P1，P3，P5，P7）は、本
発明における演算増幅器４ａの出力信号波形ＶB
に表われる。また、偶数ビツトのパルス（P2，
P4，P6，P8）は演算増幅器４ｂの出力信号波形ＶC
に表われる。ここで奇数ビツトの増幅ビデオ信号
ＶBに着目すれば、微少パターン部分（Ｙ部分）
のパルスP3はＶBで示すように、最初のパルスP1
が十分GND電位側に立下つた後（第２のパルス
P2が到来するときはGND電位を保持している）
に僅かに電源電位側に立上るようになる。また、
暗い部分（Ｚ分）は十分GND電位に立下つた後
に電源電位側に立上るようになる（パルスP5，
P7）。次に、偶数ビツトの増幅ビデオ信号ＶCに着
目すれば、明るい部分は常にGND電位側から電
源電位迄十分に立上り（パルスP2，P4）、暗い部
分はGND電位側から僅かに電源電位側に立上る
ようになる（パルスP6，P8）。そして、信号波形
ＶB，ＶC中に点線で示したようなしきい値電圧Ｖ
th（約−1V位）を設定しておけば、２値化回路の
出力はそれぞれV1，V2のようになる。この論理
和出力はV0のような波形となる。
上記説明から明らかなように、従来回路では２
値化することが困難であつたような部分が本発明
によれば精度よく２値化できるものとなる。ま
た、微少パターン部分の電圧と電源電圧との間の
差Ｖsは約1.5Vあるから、しきい値電圧Ｖthの選
定が容易となるとともに、ノイズマージンを大き
くとれるものとなる。
値化することが困難であつたような部分が本発明
によれば精度よく２値化できるものとなる。ま
た、微少パターン部分の電圧と電源電圧との間の
差Ｖsは約1.5Vあるから、しきい値電圧Ｖthの選
定が容易となるとともに、ノイズマージンを大き
くとれるものとなる。
本発明はフオトダイオードを使用した検査、測
定装置に広く利用できる。
定装置に広く利用できる。
第１図は従来の信号処理回路の一例を示すブロ
ツク線図であり、第２図Ａ，Ｂは被測定用パター
ン例と従来回路を通常の周波数で駆動した場合の
ビデオ信号波形図、第３図Ａ，Ｂは被測定用パタ
ーン例と従来回路を高周波で駆動した場合のビデ
オ信号波形図、第４図は本発明に係るビデオ信号
処理回路の一例を示すブロツク線図、第５図は被
測定用パターン例とビデオ信号波形との関係を示
す図である。 １……フオトダイオードアレー、２……クロツ
ク発生器、３ａ，３ｂ……シフトレジスタ、４，
４ａ，４ｂ……演算増幅器、５，５ａ，５ｂ……
２値化回路、６……しきい値電圧設定回路、７…
…OR回路、RL1，RL2，Ｒs１，Ｒs２，Ｒf，Ｒf
１，Ｒf２……抵抗、D1〜Ｄo……フオトダイオー
ド。
ツク線図であり、第２図Ａ，Ｂは被測定用パター
ン例と従来回路を通常の周波数で駆動した場合の
ビデオ信号波形図、第３図Ａ，Ｂは被測定用パタ
ーン例と従来回路を高周波で駆動した場合のビデ
オ信号波形図、第４図は本発明に係るビデオ信号
処理回路の一例を示すブロツク線図、第５図は被
測定用パターン例とビデオ信号波形との関係を示
す図である。 １……フオトダイオードアレー、２……クロツ
ク発生器、３ａ，３ｂ……シフトレジスタ、４，
４ａ，４ｂ……演算増幅器、５，５ａ，５ｂ……
２値化回路、６……しきい値電圧設定回路、７…
…OR回路、RL1，RL2，Ｒs１，Ｒs２，Ｒf，Ｒf
１，Ｒf２……抵抗、D1〜Ｄo……フオトダイオー
ド。
Claims (1)
- １ ほぼ直線にそうように配列された複数の光電
変換素子より光データに対応する電気信号を読み
出すにあたり、上記複数の光電変換素子のうちの
飛び飛びの位置の第１群の素子から順次に電気信
号を取り出すように成すとともに、上記第１群の
素子と異なる飛び飛びの位置の第２群の素子から
上記第１群の素子からの電気信号の取り出しと異
なるタイミングにおいて順次に電気信号を取り出
すようになし、上記第１群の素子からの電気信号
を第１増幅手段によつて増幅するとともに上記第
２群の素子からの電気信号を第２増幅手段によつ
て増幅するようになし、上記第１、第２増幅手段
の出力をそれぞれ２値化手段に供給するようにな
し、上記２値化手段の出力の論理合成によつて量
子化されたビデオ信号を得るようにしてなること
を特徴とする光信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8425377A JPS5419630A (en) | 1977-07-15 | 1977-07-15 | Video signal processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8425377A JPS5419630A (en) | 1977-07-15 | 1977-07-15 | Video signal processing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5419630A JPS5419630A (en) | 1979-02-14 |
| JPS623630B2 true JPS623630B2 (ja) | 1987-01-26 |
Family
ID=13825287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8425377A Granted JPS5419630A (en) | 1977-07-15 | 1977-07-15 | Video signal processing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5419630A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258563A (ja) * | 1985-05-13 | 1986-11-15 | Fuji Xerox Co Ltd | 画像読取装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3814846A (en) * | 1972-01-20 | 1974-06-04 | Reticon Corp | High density photodetection array |
| JPS50138715A (ja) * | 1974-04-22 | 1975-11-05 | ||
| JPS5250113A (en) * | 1975-10-21 | 1977-04-21 | Oki Electric Ind Co Ltd | Picture electric transmission system |
-
1977
- 1977-07-15 JP JP8425377A patent/JPS5419630A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5419630A (en) | 1979-02-14 |
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