JPS6236403B2 - - Google Patents
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- Publication number
- JPS6236403B2 JPS6236403B2 JP54080417A JP8041779A JPS6236403B2 JP S6236403 B2 JPS6236403 B2 JP S6236403B2 JP 54080417 A JP54080417 A JP 54080417A JP 8041779 A JP8041779 A JP 8041779A JP S6236403 B2 JPS6236403 B2 JP S6236403B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- resistor network
- circuit
- ground
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Control Of Voltage And Current In General (AREA)
- Analogue/Digital Conversion (AREA)
- Attenuators (AREA)
Description
本発明は、正確な分割電位を出力し得るように
した電圧分割回路に関する。 正または負の基準電位とグランドレベル（接地
電位）との間を抵抗網によつて電圧分割する場合
に、抵抗網を通してグランドに流出する電流、或
いはグランドから抵抗網へ流入する電流によつて
グランドポテンシヤルが浮動し、要求する精度で
分割電圧を出力することができないことがある。
その一例として、直列抵抗によるｎ等分電圧分割
の回路を第１図に示す。等しい抵抗値のｎ個の抵
抗Ｒは直列接続されて、電圧分割用抵抗網RGを
構成する。抵抗網RGの一端T1から他端T2へ向か
う抵抗Ｒの各端部は分割電圧出力端t0，t1……ｔo
となる。端子T2（出力端ｔo）は切換スイツチS1
を介して正電源＋Vrefまたは負電源−Vrefに接
続され、端子T1はグランドGNDに接続される。 かゝる回路はこれを半導体集積回路内に構成し
ようとする際には、抵抗Ｒを拡散層あるいは金属
薄膜等で構成し、端子Ｔ、ｔを金属パターン（パ
ツド）により構成し、更にスイツチＳをトランジ
スタまたはトランジスタ回路から構成する。 そして、当該電圧分割回路の端子T1と半導体
集積回路の接地（グランド）端子GNDとの間は
通常第１図ｂのように配線Ｌで接続される。この
配線はＬは通常アルミニウムであつて抵抗値ｒは
小さいが、高精度に電圧分割をする場合にはグラ
ンドGNDと抵抗網RGとの間を流れる電流による
電圧降下を無視できない。配線Ｌを抵抗とと同じ
く拡散層で構成する場合は、勿論抵抗ｒは無視で
きない大きさを持つ。第１図の回路で配線抵抗ｒ
が含まれる場合には出力端t0はグランドレベル
（零レベル）GNDにはならず、また±VrerとGND
間も等分割されなくなる。 第１図の電圧分割回路は例えばPCM圧伸コー
ダーデコーダのステツプ電圧発生回路に用いら
れ、第２図の如き回路構成をとる。同図のSW0〜
SWoはデイジタル信号でオンオフ制御され、抵抗
網RGの出力端t0〜ｔoの電圧を増幅器AMPの端
子へ選択的に導びくもので、バツフア増幅器
AMPの出力端にアナログ電圧Ａを発生させる。
これらの回路は一つの半導体集積回として構成す
ることができる。このようなＤ／Ａ変換器の変換
精度は抵抗網RGの各出力端t0〜ｔoの電圧に依存
するが、配線抵抗ｒが存在すると出力電圧は第１
表のようになり、零レベル付近で大きな誤差が生
ずる。
した電圧分割回路に関する。 正または負の基準電位とグランドレベル（接地
電位）との間を抵抗網によつて電圧分割する場合
に、抵抗網を通してグランドに流出する電流、或
いはグランドから抵抗網へ流入する電流によつて
グランドポテンシヤルが浮動し、要求する精度で
分割電圧を出力することができないことがある。
その一例として、直列抵抗によるｎ等分電圧分割
の回路を第１図に示す。等しい抵抗値のｎ個の抵
抗Ｒは直列接続されて、電圧分割用抵抗網RGを
構成する。抵抗網RGの一端T1から他端T2へ向か
う抵抗Ｒの各端部は分割電圧出力端t0，t1……ｔo
となる。端子T2（出力端ｔo）は切換スイツチS1
を介して正電源＋Vrefまたは負電源−Vrefに接
続され、端子T1はグランドGNDに接続される。 かゝる回路はこれを半導体集積回路内に構成し
ようとする際には、抵抗Ｒを拡散層あるいは金属
薄膜等で構成し、端子Ｔ、ｔを金属パターン（パ
ツド）により構成し、更にスイツチＳをトランジ
スタまたはトランジスタ回路から構成する。 そして、当該電圧分割回路の端子T1と半導体
集積回路の接地（グランド）端子GNDとの間は
通常第１図ｂのように配線Ｌで接続される。この
配線はＬは通常アルミニウムであつて抵抗値ｒは
小さいが、高精度に電圧分割をする場合にはグラ
ンドGNDと抵抗網RGとの間を流れる電流による
電圧降下を無視できない。配線Ｌを抵抗とと同じ
く拡散層で構成する場合は、勿論抵抗ｒは無視で
きない大きさを持つ。第１図の回路で配線抵抗ｒ
が含まれる場合には出力端t0はグランドレベル
（零レベル）GNDにはならず、また±VrerとGND
間も等分割されなくなる。 第１図の電圧分割回路は例えばPCM圧伸コー
ダーデコーダのステツプ電圧発生回路に用いら
れ、第２図の如き回路構成をとる。同図のSW0〜
SWoはデイジタル信号でオンオフ制御され、抵抗
網RGの出力端t0〜ｔoの電圧を増幅器AMPの端
子へ選択的に導びくもので、バツフア増幅器
AMPの出力端にアナログ電圧Ａを発生させる。
これらの回路は一つの半導体集積回として構成す
ることができる。このようなＤ／Ａ変換器の変換
精度は抵抗網RGの各出力端t0〜ｔoの電圧に依存
するが、配線抵抗ｒが存在すると出力電圧は第１
表のようになり、零レベル付近で大きな誤差が生
ずる。
【表】
本発明は、上述した欠点を除去して高精度は分
割電圧を発生するために、電圧分割用抵抗網の一
端を接地配線を通して接地電位へ接続すると共に
他端を第１の切換スイツチを介して正または負の
基準電位へ切換接続する電圧分割路において、該
抵抗網の前記一端を前記抵抗網と同じ抵抗値の帰
路用抵抗および前記第１の切換スイツチと連動す
る第２の切換スイツチを介して該他端とは逆極性
の基準電位へ接続する経路を設けたものである
が、以下これを図示の実施例を参照して説明す
る。 第３図は本発明の一実施例であり、第１図と同
様直列抵抗網RGを用いる。抵抗網RGの一端T1が
接地配線（抵抗ｒで示す）でグランドGNDに接
続され、且つ他端T2が第１の切換スイツチS1を
介して正または負電源（基準電位）＋Vref、−
Vrefに接続される点も第１図と同様である。し
かしながら端子T1を帰路用抵抗R′および第２の
スイツチS2を介して端子T2とは逆の電流に接続
する経路を設けた点が第１図と異なる。抵抗
R′の抵抗値は抵抗網RGの合成抵抗値（本列では
ｎ×Ｒ）に等しくする。 上記構成において、切換スイツチS1，S2は連動
して側或いは側へ切換わる。第３図に実線で
示すように側に切換えると、電流は
割電圧を発生するために、電圧分割用抵抗網の一
端を接地配線を通して接地電位へ接続すると共に
他端を第１の切換スイツチを介して正または負の
基準電位へ切換接続する電圧分割路において、該
抵抗網の前記一端を前記抵抗網と同じ抵抗値の帰
路用抵抗および前記第１の切換スイツチと連動す
る第２の切換スイツチを介して該他端とは逆極性
の基準電位へ接続する経路を設けたものである
が、以下これを図示の実施例を参照して説明す
る。 第３図は本発明の一実施例であり、第１図と同
様直列抵抗網RGを用いる。抵抗網RGの一端T1が
接地配線（抵抗ｒで示す）でグランドGNDに接
続され、且つ他端T2が第１の切換スイツチS1を
介して正または負電源（基準電位）＋Vref、−
Vrefに接続される点も第１図と同様である。し
かしながら端子T1を帰路用抵抗R′および第２の
スイツチS2を介して端子T2とは逆の電流に接続
する経路を設けた点が第１図と異なる。抵抗
R′の抵抗値は抵抗網RGの合成抵抗値（本列では
ｎ×Ｒ）に等しくする。 上記構成において、切換スイツチS1，S2は連動
して側或いは側へ切換わる。第３図に実線で
示すように側に切換えると、電流は
【式】の経路で
流れる。逆に破線で示すように側に切換える
と、電流は
と、電流は
【式】の経路で
流れる。実線の場合、出力端t0の電位S0は
S0＝｛１／（ｒＲ′）＋ｎＲ
−１／（ｒｎＲ）＋Ｒ′｝Ver・ｒ ……(1)
＝ｒ／（ｒＲ′）＋ｎＲ・Vref
＋ｒ／（ｒｎＲ）＋Ｒ′（Vref） ……(2)
こゝでｒR′、ｒnRとはｒとR′、ｒとnRの各
並列抵抗を表わし、(2)式の第１項は＋Vrefによ
り発生する電圧、第２項は−Vrefにより発生す
る電圧を示す となるが、R′＝nRならS0＝０、つまりグランド
へ流れる電流はない。各出力端の電圧を第１表と
同様に示せば第２表ａのようになり、配線抵抗ｒ
の影響の全くない。つまり±Vref（ｔo）とGND
（t0）間が等分割された電圧が得られる。
並列抵抗を表わし、(2)式の第１項は＋Vrefによ
り発生する電圧、第２項は−Vrefにより発生す
る電圧を示す となるが、R′＝nRならS0＝０、つまりグランド
へ流れる電流はない。各出力端の電圧を第１表と
同様に示せば第２表ａのようになり、配線抵抗ｒ
の影響の全くない。つまり±Vref（ｔo）とGND
（t0）間が等分割された電圧が得られる。
【表】
第４図は第３図の電圧分割回路を前記Ｄ／Ａ変
換器に適した例であり、スイツチSW0〜SWoおよ
び増幅器AMPの構成は第２図と変らないので詳
細な説明は省略するが、配線抵抗ｒを無視できる
のでＤ／Ａ変換精度が著しく向上することは明ら
かである。 以上述べたように本発明によれば、グランドポ
テンシヤルを安定化できるので、分割抵抗網によ
つて高精度な分割電圧を得ることができ、Ｄ／Ａ
変換器等に適用して効果は絶大である。
換器に適した例であり、スイツチSW0〜SWoおよ
び増幅器AMPの構成は第２図と変らないので詳
細な説明は省略するが、配線抵抗ｒを無視できる
のでＤ／Ａ変換精度が著しく向上することは明ら
かである。 以上述べたように本発明によれば、グランドポ
テンシヤルを安定化できるので、分割抵抗網によ
つて高精度な分割電圧を得ることができ、Ｄ／Ａ
変換器等に適用して効果は絶大である。
第１図ａ，ｂは従来の電圧分割回路の一例を示
す回路図および実態配線図、第２図は第１図の電
圧分割回路を用いたＤ／Ａ変換器の回路図、第３
図は本発明の一実施例を示す回路図、第４図は同
実施例の電圧分割回路を用いたＤ／Ａ変換器の回
路図である。 RG……電圧分割用抵抗網、Ｌ……接地配線、
ｒ……配線抵抗、R′……帰路用抵抗、S1，S2……
切換スイツチ。
す回路図および実態配線図、第２図は第１図の電
圧分割回路を用いたＤ／Ａ変換器の回路図、第３
図は本発明の一実施例を示す回路図、第４図は同
実施例の電圧分割回路を用いたＤ／Ａ変換器の回
路図である。 RG……電圧分割用抵抗網、Ｌ……接地配線、
ｒ……配線抵抗、R′……帰路用抵抗、S1，S2……
切換スイツチ。
Claims (1)
- １ 電圧分割用抵抗網の一端を接地配線を通して
接地電位へ接続すると共に他端を第１の切換スイ
ツチを介して正または負の基準電位へ切換接続す
る電圧分割回路において、該抵抗網の前記一端を
前記抵抗網と同じ抵抗値の帰路用抵抗および前記
第１の切換スイツチと連動する第２の切換スイツ
チを介して該他端とは逆極性の基準電位へ接続す
る経路を設けたことを特徴とする電圧分割回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041779A JPS564814A (en) | 1979-06-26 | 1979-06-26 | Voltage dividing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041779A JPS564814A (en) | 1979-06-26 | 1979-06-26 | Voltage dividing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS564814A JPS564814A (en) | 1981-01-19 |
| JPS6236403B2 true JPS6236403B2 (ja) | 1987-08-06 |
Family
ID=13717710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8041779A Granted JPS564814A (en) | 1979-06-26 | 1979-06-26 | Voltage dividing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS564814A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0413693Y2 (ja) * | 1981-02-26 | 1992-03-30 | ||
| JPS5824816U (ja) * | 1981-08-08 | 1983-02-17 | 日東電装有限会社 | カラ−分解装置における定電圧回路 |
| AU751154B2 (en) * | 1999-01-25 | 2002-08-08 | Widex A/S | Hearing aid system and hearing aid for in-situ fitting |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50114250U (ja) * | 1974-03-02 | 1975-09-18 |
-
1979
- 1979-06-26 JP JP8041779A patent/JPS564814A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS564814A (en) | 1981-01-19 |
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