JPS60151729A - 直流電圧発生回路 - Google Patents
直流電圧発生回路Info
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
- G05F3/222—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage
- G05F3/227—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage producing a current or voltage as a predetermined function of the supply voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、直流電圧発生回路に関し、′待に符号器複合
器（以下Ｃ０ＤＥＣと略称する）等の基準電圧として用
いられ、標準値に対する誤差が小さいｌ［流電圧を発生
する回路に関する。
器（以下Ｃ０ＤＥＣと略称する）等の基準電圧として用
いられ、標準値に対する誤差が小さいｌ［流電圧を発生
する回路に関する。
（従来技術）
ＣＯＤＥＣは入力音声信号全ＰＣＭ信号に変換し、逆に
入力ＰＣＭ信号を音声信号に変換する装置であり、モノ
リシック集積回路として製造されている。
入力ＰＣＭ信号を音声信号に変換する装置であり、モノ
リシック集積回路として製造されている。
従来、集積回路化したＣ０ＤＥＣにお込ては基準電圧発
生回路全内蔵せず、外部端子よね基準電圧全端子する第
１図にブロック図で示す構成のものがあった。本図のＣ
０ＤＥＣでは、アナログ信号は折り蘇し歪ｉ防ぐｔめ帯
域制限された後、アナログ入力端子ｌに印加され符号器
５によシＰＣＭ信号に変換されてデジタル出方端子２か
ら出力される。デジタル入力端子４から入力されるＰＣ
Ｍ 、ｌｉ号は復号器６により８ ｋ ＨｚのＰＡＭ（
ＰｕｌｓｅＡｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ
）波としてアナログ出力端子３から出力される。符号
器５および復号器６に使用する基準電圧は端子９から供
給される。
生回路全内蔵せず、外部端子よね基準電圧全端子する第
１図にブロック図で示す構成のものがあった。本図のＣ
０ＤＥＣでは、アナログ信号は折り蘇し歪ｉ防ぐｔめ帯
域制限された後、アナログ入力端子ｌに印加され符号器
５によシＰＣＭ信号に変換されてデジタル出方端子２か
ら出力される。デジタル入力端子４から入力されるＰＣ
Ｍ 、ｌｉ号は復号器６により８ ｋ ＨｚのＰＡＭ（
ＰｕｌｓｅＡｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ
）波としてアナログ出力端子３から出力される。符号
器５および復号器６に使用する基準電圧は端子９から供
給される。
端子９から印加される基準は圧は低インピーダンス駆動
することが容易なため、符号器５および復号器６に共通
に用いてもクロストーク特性が劣化することは通常ない
と考えられる。
することが容易なため、符号器５および復号器６に共通
に用いてもクロストーク特性が劣化することは通常ない
と考えられる。
この第１図の方式のＣ０ＤＥＣでは、基準電圧全端子９
から供給するから、基準電圧入力用の専用端子が必要で
あり、基準電圧発生回路として外付部品が必要になる。
から供給するから、基準電圧入力用の専用端子が必要で
あり、基準電圧発生回路として外付部品が必要になる。
そこで、所要の部品数全削減するために基準電圧発生回
路１ｃＯＤ’Ｅｃ と同一チップ上に搭載した集積回路
もある。一方、近年Ｃ０ＤＥＣにめられるアナログ−デ
ィジタル相互の変換精度は増々高くなってきているから
。
路１ｃＯＤ’Ｅｃ と同一チップ上に搭載した集積回路
もある。一方、近年Ｃ０ＤＥＣにめられるアナログ−デ
ィジタル相互の変換精度は増々高くなってきているから
。
基準電圧に高い精度が要求される。まｆＣ，符号器と複
合器とが互いに異なる大きさの基準電圧で作動するＣ０
ＤＥＣが出現した。このように、電圧値が２つで、しか
も高精度な基準電圧全提供するには、従来の方式に従っ
て単に２つの基準電圧発生回路をｍ−たのでは回路規模
が大きいから、集積化するのに所要のチップ面積が大き
くなる。従って、Ｃ０ＤＥＣと２つの基準電圧発生回路
と全一つのチップに搭載してモノリシック集積回路にす
るのは容易でない。もし、このモノリシック集積回路を
実現したとしても、高価になる。
合器とが互いに異なる大きさの基準電圧で作動するＣ０
ＤＥＣが出現した。このように、電圧値が２つで、しか
も高精度な基準電圧全提供するには、従来の方式に従っ
て単に２つの基準電圧発生回路をｍ−たのでは回路規模
が大きいから、集積化するのに所要のチップ面積が大き
くなる。従って、Ｃ０ＤＥＣと２つの基準電圧発生回路
と全一つのチップに搭載してモノリシック集積回路にす
るのは容易でない。もし、このモノリシック集積回路を
実現したとしても、高価になる。
（発明の目的）
本発明の目的は、大きさが互いに異なり精度の高い２つ
の直流電圧を発生し、しかも回路規模が小さくて足りる
直流電圧発生回路の提供にある。
の直流電圧を発生し、しかも回路規模が小さくて足りる
直流電圧発生回路の提供にある。
（発明の構成）
本発明による直流電圧発生回路は、安定な第１のｉば流
′混圧を出力する電源回路と、前記第１の直流電圧全労
圧し又はこの第１の直流ｒ在圧全増幅したｔπ２のＩＦ
７． ＪＥ全分圧して得た第３の直流電圧全出力する第
１の電圧調整回路と、前記第３の直流電圧若しくはこの
第３の直流電圧に比例した第４の直流重上を分圧し又は
前記第３又は第４の直流電圧を増幅した第５の直流「電
圧を分圧して得た第６の直流′屯）Ｅを出力する第２の
電圧調整回路と全備え、＋ｉｉＩ記第３及第３６の直流
電圧はそれぞれの所定１項八へ′重圧に対する誤差が前
記第１の直流電圧の所定漂準トｌＬ圧に対する誤差より
小さい構成である。
′混圧を出力する電源回路と、前記第１の直流電圧全労
圧し又はこの第１の直流ｒ在圧全増幅したｔπ２のＩＦ
７． ＪＥ全分圧して得た第３の直流電圧全出力する第
１の電圧調整回路と、前記第３の直流電圧若しくはこの
第３の直流電圧に比例した第４の直流重上を分圧し又は
前記第３又は第４の直流電圧を増幅した第５の直流「電
圧を分圧して得た第６の直流′屯）Ｅを出力する第２の
電圧調整回路と全備え、＋ｉｉＩ記第３及第３６の直流
電圧はそれぞれの所定１項八へ′重圧に対する誤差が前
記第１の直流電圧の所定漂準トｌＬ圧に対する誤差より
小さい構成である。
（実施１列）
次に実施例金挙げ本発明の詳細な説明する。
第２図は本発明の第１の実施例である基準電圧発生回路
のブロック図である。第２図において、安定化電源２１
（前述の「発明の構成」の項における電源回路に相当）
は、この実施列に外部から供給される直流電力の電圧変
動及び温度の変動に対して安定な安定化電圧２７を第１
調整回路２２に供給する。第１調整回路２２は、端子２
３に第１基準屯圧２８全、第２調整回路２５に直流１匠
圧２９をそれぞれ出力する。第２調整回路２５は第２基
準電圧３０を端子２６に出力する。
のブロック図である。第２図において、安定化電源２１
（前述の「発明の構成」の項における電源回路に相当）
は、この実施列に外部から供給される直流電力の電圧変
動及び温度の変動に対して安定な安定化電圧２７を第１
調整回路２２に供給する。第１調整回路２２は、端子２
３に第１基準屯圧２８全、第２調整回路２５に直流１匠
圧２９をそれぞれ出力する。第２調整回路２５は第２基
準電圧３０を端子２６に出力する。
この実施例は互いに異なる大きさの２つの基孕鑞圧２８
，３０ｆｆｉ発生するが、安定化電源は１つだけ備えて
いる。従来の方式だとこのような２つの基準電圧を得る
のには、２つの安定化電源と、２つの調整回路とを必要
とした。そこで、本実施例では、まず１つの安定化電源
分だけ回路規模が小さくて足り、その分だけ消費電力も
少ない。次に、本実施例では第１調整回路２２と第２調
整回路２５とが縦続に接続してちるから、２つの調整回
路が互いに独立している従来方式に比べて、第２ｖ４整
回路の規模が小さくなる。その理由金欠に詳しく述べる
。
，３０ｆｆｉ発生するが、安定化電源は１つだけ備えて
いる。従来の方式だとこのような２つの基準電圧を得る
のには、２つの安定化電源と、２つの調整回路とを必要
とした。そこで、本実施例では、まず１つの安定化電源
分だけ回路規模が小さくて足り、その分だけ消費電力も
少ない。次に、本実施例では第１調整回路２２と第２調
整回路２５とが縦続に接続してちるから、２つの調整回
路が互いに独立している従来方式に比べて、第２ｖ４整
回路の規模が小さくなる。その理由金欠に詳しく述べる
。
いま、７．ｔ”：１基準市圧が２．５ ’ｖ＋１０ ｍ
Ｖ、第２塙準ｉＭ圧３０が２．ＯＶ±１０ｍＶで堪準老
圧児生回１路について考える。１吏用するな定化１源と
して例えば′な尼化１に圧が１．２ Ｖ’±〇、３Ｖの
バンドギャノゾ形金考える。調゛済回：烙の規模は、出
力の基準１に王が取り得る１１ｆ（の数、すなわらｆｉ
ｔビットの調整ができるかで決り、ビット数ｆｉ １３
とすると下式より評価することが可能である。
Ｖ、第２塙準ｉＭ圧３０が２．ＯＶ±１０ｍＶで堪準老
圧児生回１路について考える。１吏用するな定化１源と
して例えば′な尼化１に圧が１．２ Ｖ’±〇、３Ｖの
バンドギャノゾ形金考える。調゛済回：烙の規模は、出
力の基準１に王が取り得る１１ｆ（の数、すなわらｆｉ
ｔビットの調整ができるかで決り、ビット数ｆｉ １３
とすると下式より評価することが可能である。
（基準ｉｔ圧の許容誤差）・２Ｂ！”＝（ＦＪ化電圧変
動幅）（基準市川標準１１葭） （安定化１π圧標イ腐直） ・・・（１） 寸ず、第１、−１ｌｌ脩回烙と第２調整回路とが独ヴし
ている従来）５式について、所要ピッ）ｉｆｆｋ求める
。
動幅）（基準市川標準１１葭） （安定化１π圧標イ腐直） ・・・（１） 寸ず、第１、−１ｌｌ脩回烙と第２調整回路とが独ヴし
ている従来）５式について、所要ピッ）ｉｆｆｋ求める
。
、君ｌ基携腎圧の調整回ｉ洛に関し式（１）に数値を代
入するど、 ２．５（ｖｌ ２０（＋ｎＶ）・２ ＝ｏ、６ｔｖｌ−−−＝（２１１
、２ｔｖ＋ 、°、Ｂり１７ ・・（３） であり、７ビ、／トの調整が必要となる。
入するど、 ２．５（ｖｌ ２０（＋ｎＶ）・２ ＝ｏ、６ｔｖｌ−−−＝（２１１
、２ｔｖ＋ 、°、Ｂり１７ ・・（３） であり、７ビ、／トの調整が必要となる。
第２基イπ電圧の調整回路に関じ式ｔｌ）ｋ用いてビッ
ト数全求めると ２、 ＯｊＶ） ２０＜ｍｌ＞・２ ＝ ０．６ ｔｖ＋・−−一−・・
・（４）１、２ （Ｖ） 、、Ｂζ７ ・・・（５） となり、やけｐ７ビノトの調整が必要となる。
ト数全求めると ２、 ＯｊＶ） ２０＜ｍｌ＞・２ ＝ ０．６ ｔｖ＋・−−一−・・
・（４）１、２ （Ｖ） 、、Ｂζ７ ・・・（５） となり、やけｐ７ビノトの調整が必要となる。
次シこ、第２南に示した本発明の、耳Ｉの実施例１・て
ついて１ｌＩＮ整回路２２．２５の所妥ピノ）ａ？ｒ求
める。第１基準且圧の調整回路２２は従来例と同じ７ビ
ツト必愛である。第２基準屯圧の調済回絡２５について
１徒、第１調″縞回口各２２の・氾２出力市王２９の１
直により変化する。例えば第１調整回路２２の第２出力
電圧２９の電圧１直が第１．調整回路２２の第１出力電
圧２８（第１基弗電圧）の０８８倍であると仮定する。
ついて１ｌＩＮ整回路２２．２５の所妥ピノ）ａ？ｒ求
める。第１基準且圧の調整回路２２は従来例と同じ７ビ
ツト必愛である。第２基準屯圧の調済回絡２５について
１徒、第１調″縞回口各２２の・氾２出力市王２９の１
直により変化する。例えば第１調整回路２２の第２出力
電圧２９の電圧１直が第１．調整回路２２の第１出力電
圧２８（第１基弗電圧）の０８８倍であると仮定する。
すると、第２１１ｊカ市王２９はイ票１ｖＡＩ直で２．
ＯＶとなる。しかしながら０，８倍の精度は常に得られ
るわけでＩｉなく、拡牧抵抗等を用いｔ分割回路で０．
８倍全実現しようとすると０８十０．０２倍位が実現可
能である。
ＯＶとなる。しかしながら０，８倍の精度は常に得られ
るわけでＩｉなく、拡牧抵抗等を用いｔ分割回路で０．
８倍全実現しようとすると０８十０．０２倍位が実現可
能である。
これから式（１）に従がって請求めるとパ・ Ｂ“１３
・・・（７） となり、・麻２基準ｄ圧３０の調整回路２５は非常に小
さいビット数ですみ、回路規模が小さくなる。
・・・（７） となり、・麻２基準ｄ圧３０の調整回路２５は非常に小
さいビット数ですみ、回路規模が小さくなる。
第３図は第２図の安定化電源２１として用い得るΔＶＴ
形安定化１匡源の回路図である。本図の安ｌｊ百化准源
は、Ｎチャネル形ＭＯＳトランジスタの２１１Ｒ頃のし
きい１直の篭全安定化電圧２７として取り！、ｌ′ｌＬ
ｋものである。ＭＯＳトランジスタ３３（はエンハンス
メント形であり、ＭＯＳ）ランジスタ３５はデプリーシ
ョン形である。ＭＯＳ）ラノジスタ３３及び３５は、負
荷３６および３７並びに１Ｅ流源３４ととも（て差動増
幅段全構成してｂる。
形安定化１匡源の回路図である。本図の安ｌｊ百化准源
は、Ｎチャネル形ＭＯＳトランジスタの２１１Ｒ頃のし
きい１直の篭全安定化電圧２７として取り！、ｌ′ｌＬ
ｋものである。ＭＯＳトランジスタ３３（はエンハンス
メント形であり、ＭＯＳ）ランジスタ３５はデプリーシ
ョン形である。ＭＯＳ）ラノジスタ３３及び３５は、負
荷３６および３７並びに１Ｅ流源３４ととも（て差動増
幅段全構成してｂる。
９子３１１ｉｌＥ准？Ｊｆｆｉ、端子、端子３２は負屯
源端チ奮それぞれ示している。増幅器３８は誤差増幅器
とし−Ｃ動作し、ＭＯＳ）ランジスタ３３のゲートルＩ
Ｆ金制師して直流安定点へと１ｔｔｌｌ ｉ卸する。端
子３９はΔＶＴ形基準基準１圧源力端子になる。
源端チ奮それぞれ示している。増幅器３８は誤差増幅器
とし−Ｃ動作し、ＭＯＳ）ランジスタ３３のゲートルＩ
Ｆ金制師して直流安定点へと１ｔｔｌｌ ｉ卸する。端
子３９はΔＶＴ形基準基準１圧源力端子になる。
第４図は第２図の安定化電源２１として羽いるバンドギ
ャップ形安定化心源の回路図である。本図の安定化電源
は、ＮＰＮ）ランジスタ４３，４４、抵抗４５．４６．
４７及び誤差増幅器４８により端子４９にバンドギャッ
プ電圧全出力する。端子４１は正電源端子、端子４２は
接地趙位か負電源端子である。
ャップ形安定化心源の回路図である。本図の安定化電源
は、ＮＰＮ）ランジスタ４３，４４、抵抗４５．４６．
４７及び誤差増幅器４８により端子４９にバンドギャッ
プ電圧全出力する。端子４１は正電源端子、端子４２は
接地趙位か負電源端子である。
第５図は第２図の４１および第２調整回路２２゜２５と
してよく用りられる調整回路の回路図である。この調整
回路では、端子５０に安定化Ｅ電圧を受け、この安定化
電圧は抵抗５１，５２．５３および５４により構成され
た抵抗分圧同格で分圧する。ＭＯ８＋−ランジスタ５５
，５６および５７は分圧された電圧全選択して端子５８
に取り出す。
してよく用りられる調整回路の回路図である。この調整
回路では、端子５０に安定化Ｅ電圧を受け、この安定化
電圧は抵抗５１，５２．５３および５４により構成され
た抵抗分圧同格で分圧する。ＭＯ８＋−ランジスタ５５
，５６および５７は分圧された電圧全選択して端子５８
に取り出す。
これらのＭＯＳ）ランジスタのゲート′ＩＬ極は１ｌｉ
ｌｌ Ｉｊｆ１部５９に接続される。制御部５９ば、ン
ーザートリミング技術を用いてアルミ配線全切断する方
法や、ポリシリコンにて形成したヒーーズ素子金用いて
必要なヒユーズを切断する方法等により実現されるのが
一般的である。制御部５９からはＭＯＳトランジスタ５
５．５６および５７のうちいずれか１つのトランジスタ
を導通せしめ、分圧された基準電圧全端子５８から出力
する。ただし、本図の調整回路では端子５８からｉ′！
流が取れないのに注意が必要である。端子５８から７４
流全出力すると、その６流は抵抗分圧回路より供給され
るから分圧回路の精度が劣化する。
ｌｌ Ｉｊｆ１部５９に接続される。制御部５９ば、ン
ーザートリミング技術を用いてアルミ配線全切断する方
法や、ポリシリコンにて形成したヒーーズ素子金用いて
必要なヒユーズを切断する方法等により実現されるのが
一般的である。制御部５９からはＭＯＳトランジスタ５
５．５６および５７のうちいずれか１つのトランジスタ
を導通せしめ、分圧された基準電圧全端子５８から出力
する。ただし、本図の調整回路では端子５８からｉ′！
流が取れないのに注意が必要である。端子５８から７４
流全出力すると、その６流は抵抗分圧回路より供給され
るから分圧回路の精度が劣化する。
第６図は第２図における第１調整回路２２の具体的な回
路の他の一例を示す回路図である。本図（Ｃおいては、
安定化電源２１を電池で表わしである。安定化′底圧２
７は増幅６６１で増幅する。抵抗６７．６８．６９およ
び７０は帰還抵抗全形成しておりＭＯＳ）ランジスタロ
３．６４および６５により分圧を増幅器６１の反転入力
端子に帰１役する。第１の出力′電圧２８は端子３２か
ら出力する。ＷＪ２の出力電５圧２９は端子３２の′電
圧２８を分圧して得る（抵抗６７と６８の節点からも得
られるが、この１局舎は出力゛６流は取れない）。制御
部６６は第５図の制御部５９と同じ働き金する。
路の他の一例を示す回路図である。本図（Ｃおいては、
安定化電源２１を電池で表わしである。安定化′底圧２
７は増幅６６１で増幅する。抵抗６７．６８．６９およ
び７０は帰還抵抗全形成しておりＭＯＳ）ランジスタロ
３．６４および６５により分圧を増幅器６１の反転入力
端子に帰１役する。第１の出力′電圧２８は端子３２か
ら出力する。ＷＪ２の出力電５圧２９は端子３２の′電
圧２８を分圧して得る（抵抗６７と６８の節点からも得
られるが、この１局舎は出力゛６流は取れない）。制御
部６６は第５図の制御部５９と同じ働き金する。
第５図の回路では安定化電圧２７から分圧され減衰した
出力電圧が得られるが、第６図の回路では、端子３２か
ら出力される電圧は必ず安定化電源の出力電圧２７全増
幅しｆＵｉ圧である。このため安定化６源が＄３図のΔ
ＶＴ形安定化醒源であね。
出力電圧が得られるが、第６図の回路では、端子３２か
ら出力される電圧は必ず安定化電源の出力電圧２７全増
幅しｆＵｉ圧である。このため安定化６源が＄３図のΔ
ＶＴ形安定化醒源であね。
安定化電圧が２．５重以上であるときには＄６図の調整
回路は使用できない。この局舎には第５図の回路を用い
るのが静的である。
回路は使用できない。この局舎には第５図の回路を用い
るのが静的である。
第７図は本発明の第２の実施例のブロック図である。第
７図の実施例では、第２図の′実施例における第１調整
回路２２の第１出カー「ｎ圧２８全第１基準電圧とせず
、緩衝増幅器７１で第１出力゛嵯圧２８金受け、緩衝増
幅器７１の出力端子を端子７３に接続して第１基準屯圧
１０１ とするととも。
７図の実施例では、第２図の′実施例における第１調整
回路２２の第１出カー「ｎ圧２８全第１基準電圧とせず
、緩衝増幅器７１で第１出力゛嵯圧２８金受け、緩衝増
幅器７１の出力端子を端子７３に接続して第１基準屯圧
１０１ とするととも。
に、第２調整回路２５の出力電圧３０に緩衝増幅器７２
０入力端子に後続し、緩衝増幅器７２の（５力端子を端
子７４に：接続して第２基準電圧１０２としである。
０入力端子に後続し、緩衝増幅器７２の（５力端子を端
子７４に：接続して第２基準電圧１０２としである。
この第２の実施例音用いれば、第１基準准圧１０１ と
第２基準電圧１０２とは緩衝増幅器７１及び７２により
２重に分離されるから、Ｃ０ＤＥＣのタロストーク特性
が改善される。しかも、第１および第２の基準電圧１０
１，１０２は低インピーダンス駆動することが可能とな
るから、基準電圧１０１．１０２にデジタル雑音や電源
雑音が乗りにくくなり、Ｃ０ＤＥＣの交流特性全改善す
る。なお 、？； ７図のように第１基準電圧１０１
と第２基弗混圧１０２に第１および第２緩衝増幅器７１
及び７２をそれぞれ接続すると、入力オフセット〔電圧
により安定化′電圧の変動が等測的に大きく見えるが、
これは第１および第２調整回路２２．２５の調整規模の
見積りの中に含めれば済むことである（調整回路２２．
２５のピット数全１ビツト程１現増やす）。
第２基準電圧１０２とは緩衝増幅器７１及び７２により
２重に分離されるから、Ｃ０ＤＥＣのタロストーク特性
が改善される。しかも、第１および第２の基準電圧１０
１，１０２は低インピーダンス駆動することが可能とな
るから、基準電圧１０１．１０２にデジタル雑音や電源
雑音が乗りにくくなり、Ｃ０ＤＥＣの交流特性全改善す
る。なお 、？； ７図のように第１基準電圧１０１
と第２基弗混圧１０２に第１および第２緩衝増幅器７１
及び７２をそれぞれ接続すると、入力オフセット〔電圧
により安定化′電圧の変動が等測的に大きく見えるが、
これは第１および第２調整回路２２．２５の調整規模の
見積りの中に含めれば済むことである（調整回路２２．
２５のピット数全１ビツト程１現増やす）。
第８図は本発明の第３の実施例のブロック図である。７
社８図は、第７図の実施例において、第１調整回路２２
の第１出力電圧２８と第２出力′亀圧２９とが同一であ
るときに用いられる実施例である。このため第１調整回
路２２０出力尼圧は共通出力８１としである。＃、通出
力８１は緩衝増幅器７１の入力端子に接続されるととも
に、第２調整回路２５へ接続される。＠２調整回路２５
の出力′α圧３０は緩衝増幅器７２の入力端子に接続さ
れる。
社８図は、第７図の実施例において、第１調整回路２２
の第１出力電圧２８と第２出力′亀圧２９とが同一であ
るときに用いられる実施例である。このため第１調整回
路２２０出力尼圧は共通出力８１としである。＃、通出
力８１は緩衝増幅器７１の入力端子に接続されるととも
に、第２調整回路２５へ接続される。＠２調整回路２５
の出力′α圧３０は緩衝増幅器７２の入力端子に接続さ
れる。
犯８図の本発明の第３の実施例は第１基準電圧に比較し
て第２基準電圧が低いときに静的である。
て第２基準電圧が低いときに静的である。
また、第８図の実施例では（第７図の実施例でも同様で
あるが）、第２調整回路２５は第５図の如き抵抗分圧回
路金剛いて答易に実現できると共に緩衝増幅器７２によ
シ第５図の等価回路における′電流出力の取り出しを行
なわなくて済むことが可能である。第７図に示した本発
明の第２の実施例と同様に、緩衝増幅器７１．７２によ
り第１基準電圧１０１ と第２基準電圧１０２とが２重
に分離されているから、Ｃ０ＤＥＣのタロストーク特性
の改善に有効である。更に第７図の本発明の第２の実施
例と同様に低インピーダンス駆動に伴う交流特性の改善
も見込めるものである。
あるが）、第２調整回路２５は第５図の如き抵抗分圧回
路金剛いて答易に実現できると共に緩衝増幅器７２によ
シ第５図の等価回路における′電流出力の取り出しを行
なわなくて済むことが可能である。第７図に示した本発
明の第２の実施例と同様に、緩衝増幅器７１．７２によ
り第１基準電圧１０１ と第２基準電圧１０２とが２重
に分離されているから、Ｃ０ＤＥＣのタロストーク特性
の改善に有効である。更に第７図の本発明の第２の実施
例と同様に低インピーダンス駆動に伴う交流特性の改善
も見込めるものである。
なお、これまでの実施例では第１基準電圧と第２基準電
圧として説明したが、符号器に第１基準屯出金用いても
第２−基（ＷＳ ｆｉｔ圧を用いても本発明の効果は変
るものではなく、符号器に第１基準１イ圧を用いたとき
にｒよ復号器に第２基準屯圧全用いる。
圧として説明したが、符号器に第１基準屯出金用いても
第２−基（ＷＳ ｆｉｔ圧を用いても本発明の効果は変
るものではなく、符号器に第１基準１イ圧を用いたとき
にｒよ復号器に第２基準屯圧全用いる。
また符号器に第２基準′ｉ［ＩＥを用いたとき（徒復号
器に第１基準Ｔｊｊ圧を用いる。
器に第１基準Ｔｊｊ圧を用いる。
（発明の効用）
１以上に詳しく説明した如く、本発明によれば、友きさ
がｎいに異なり上背）隻の高い２つの直流「毬圧金発生
し、しかも回路規模が小さくて足りるＩＫ流昂二；（二
示生・［、Ｆｌ路が提供できる。
がｎいに異なり上背）隻の高い２つの直流「毬圧金発生
し、しかも回路規模が小さくて足りるＩＫ流昂二；（二
示生・［、Ｆｌ路が提供できる。
・η１図＆ｉ、従来の０（月）ＥＣのブロック図、第２
図は本発明の第１の実施例のブロック図、第３図は本発
明の処か０例に用いるΔＶＴ形安定化（源の゛肇価回路
図、・８４図は本発明の友茄例に用いるバンドギャップ
形な定住’ｊｌｔ源の等価回路図、・窮５図督よび第６
図１は本発明の実施例で用いる調整回）Ｉ各の回路図、
第７図は本発明の４２の実ｈｍ例のブロック図、・■８
図・：は不発間の第３の実施１ソリのブロック図である
。 １・・・・・アナログ入力端子、２・・・・・・デジタ
ル出力端子、３・・・・・・アナログ出力端６子、４・
・・・・デジタル入力端子、９．２３，２６，３１，３
２，３９゜７３．７４・・・・・・端子、３３，３５，
５５，５６゜５７．６３，６４．６５・・・・・ＭＯＳ
）ラノジスタ、３４・・・・・電流源、：３６，３７・
・・・・・負荷、３８．４８・・・・・誤差増幅器、４
３．４４・・・・・・ＮＰＮ ）う７ジスタ、５９．
６６ ・・・・１ｌｔｊｊ町隼、６１・・・・・・増幅
器、７１．７２・・・・・緩衝増幅に０ 代理人 升埋士 内 原 晋 −゛へ 巣２Ｔ￥１ 、！！に ２′ぐ 卒３し■ ４４−割 Ｚ 達泰珂
図は本発明の第１の実施例のブロック図、第３図は本発
明の処か０例に用いるΔＶＴ形安定化（源の゛肇価回路
図、・８４図は本発明の友茄例に用いるバンドギャップ
形な定住’ｊｌｔ源の等価回路図、・窮５図督よび第６
図１は本発明の実施例で用いる調整回）Ｉ各の回路図、
第７図は本発明の４２の実ｈｍ例のブロック図、・■８
図・：は不発間の第３の実施１ソリのブロック図である
。 １・・・・・アナログ入力端子、２・・・・・・デジタ
ル出力端子、３・・・・・・アナログ出力端６子、４・
・・・・デジタル入力端子、９．２３，２６，３１，３
２，３９゜７３．７４・・・・・・端子、３３，３５，
５５，５６゜５７．６３，６４．６５・・・・・ＭＯＳ
）ラノジスタ、３４・・・・・電流源、：３６，３７・
・・・・・負荷、３８．４８・・・・・誤差増幅器、４
３．４４・・・・・・ＮＰＮ ）う７ジスタ、５９．
６６ ・・・・１ｌｔｊｊ町隼、６１・・・・・・増幅
器、７１．７２・・・・・緩衝増幅に０ 代理人 升埋士 内 原 晋 −゛へ 巣２Ｔ￥１ 、！！に ２′ぐ 卒３し■ ４４−割 Ｚ 達泰珂
Claims (1)
- 【特許請求の範囲】 （１）安定な第１の直流電圧を出力する電源回路と、前
記第１の直流電圧全分圧し又はこの第１の！Ｍ流′航圧
を増幅した第２の電圧を分圧して得之第３の直流は圧を
出力する第１の電圧調整回路と、前記第３の直流電圧若
しくはこの第３の直流電圧に比例しｆｃ第４の直流電圧
を分圧し又は前記第３又は第４の１α鑞成圧を増幅した
第５の直流電圧を分圧して得た第６の直流電圧全出力す
る第２の電圧調整回路とを備え、前記第３及び第６の直
流′市川はそれぞれの頭足標準電圧に対する誤差が前記
第１の１亘流准圧の所定漂準載圧に対する誤差より小さ
い直流電圧発生回路。 （２、特許請求の範囲第１項記載の直流ｉヒ圧発生回路
において、前記電源回路が、第１のしきい１直電圧を有
する第１のＭＯＳトランジスタと、第２のしき′Ｖ−値
庖圧全有する第２のＭＯＳトランジスタと全差動入力段
に持ち、前記第しきい値電圧の差金前記第１の直流屯圧
となすＪＶＴ形回路であること全特徴とする直流電圧発
生回路。 （３）％許請求の範囲第１項記載の直流電圧発生回路に
おいて、前記電源回路が、バイポーラトランジスタのバ
ンドギャップ直圧を利用したバンドギャップ形回路であ
ること金時致とする直流電圧発生回路。 （４）特許請求の範囲第１項乃至第３項記載の直流電圧
発生回路において、前記第３及び第６の直流市圧（は第
１及び第２の緩衝増幅器全弁してそれぞれ出力されるこ
と全７寺徴とする直流市１玉発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP661184A JPS60151729A (ja) | 1984-01-18 | 1984-01-18 | 直流電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP661184A JPS60151729A (ja) | 1984-01-18 | 1984-01-18 | 直流電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60151729A true JPS60151729A (ja) | 1985-08-09 |
| JPH0347525B2 JPH0347525B2 (ja) | 1991-07-19 |
Family
ID=11643150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP661184A Granted JPS60151729A (ja) | 1984-01-18 | 1984-01-18 | 直流電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60151729A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03276921A (ja) * | 1990-03-27 | 1991-12-09 | Matsushita Electric Works Ltd | 基準電圧調整回路 |
| JP2005275701A (ja) * | 2004-03-24 | 2005-10-06 | Denso Corp | 定電流回路 |
| JP2009003835A (ja) * | 2007-06-25 | 2009-01-08 | Oki Electric Ind Co Ltd | 基準電流発生装置 |
| JPWO2022254946A1 (ja) * | 2021-06-02 | 2022-12-08 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5123645A (ja) * | 1974-08-22 | 1976-02-25 | Nippon Electric Co | Teidenryukairo |
| JPS59186012A (ja) * | 1983-04-07 | 1984-10-22 | Seiko Epson Corp | コンデンサ調整基準電圧回路 |
-
1984
- 1984-01-18 JP JP661184A patent/JPS60151729A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5123645A (ja) * | 1974-08-22 | 1976-02-25 | Nippon Electric Co | Teidenryukairo |
| JPS59186012A (ja) * | 1983-04-07 | 1984-10-22 | Seiko Epson Corp | コンデンサ調整基準電圧回路 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03276921A (ja) * | 1990-03-27 | 1991-12-09 | Matsushita Electric Works Ltd | 基準電圧調整回路 |
| JP2005275701A (ja) * | 2004-03-24 | 2005-10-06 | Denso Corp | 定電流回路 |
| JP2009003835A (ja) * | 2007-06-25 | 2009-01-08 | Oki Electric Ind Co Ltd | 基準電流発生装置 |
| JPWO2022254946A1 (ja) * | 2021-06-02 | 2022-12-08 | ||
| WO2022254946A1 (ja) * | 2021-06-02 | 2022-12-08 | ローム株式会社 | 安定化電圧生成回路及び半導体装置 |
| CN117321530A (zh) * | 2021-06-02 | 2023-12-29 | 罗姆股份有限公司 | 稳定电压生成电路以及半导体装置 |
| US12656804B2 (en) | 2021-06-02 | 2026-06-16 | Rohm Co., Ltd. | Stabilized voltage generation circuit and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0347525B2 (ja) | 1991-07-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |