JPS6237721A - タイミング信号発生回路 - Google Patents
タイミング信号発生回路Info
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- JPS6237721A JPS6237721A JP60177147A JP17714785A JPS6237721A JP S6237721 A JPS6237721 A JP S6237721A JP 60177147 A JP60177147 A JP 60177147A JP 17714785 A JP17714785 A JP 17714785A JP S6237721 A JPS6237721 A JP S6237721A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電子回路で構成されるシステム機器のタイミン
グ信号発生回路に関するものである。
グ信号発生回路に関するものである。
従来の技術
近年コ１′導体技１＝ｔＦｉが進歩し、大規模な電子回
路のシステムが大規模集積回路（ＬＳＩ）と呼ばれる１
つの電子部品の中に収まるようになった。しかしＬＳＩ
の中に入れるシステムがいたずらに大きいと、ＬＳＩチ
ップの面積が犬きくなり、そのために取れるチップの数
が減ったり、チ、ノブの歩留りが悪くなったりする。そ
こでＬＳＩに人ねるシステｌ、はできるだけ、小さい規
模であるほうが望まし、く、！持に工夫しだいでかなり
小さくできるタイミング信号発生回路の小規模化が望−
まれる。
路のシステムが大規模集積回路（ＬＳＩ）と呼ばれる１
つの電子部品の中に収まるようになった。しかしＬＳＩ
の中に入れるシステムがいたずらに大きいと、ＬＳＩチ
ップの面積が犬きくなり、そのために取れるチップの数
が減ったり、チ、ノブの歩留りが悪くなったりする。そ
こでＬＳＩに人ねるシステｌ、はできるだけ、小さい規
模であるほうが望まし、く、！持に工夫しだいでかなり
小さくできるタイミング信号発生回路の小規模化が望−
まれる。
以下図面をｐＨしながら、上述した従来のタイミング信
号発生回路の１例について説明する。
号発生回路の１例について説明する。
第７図は従来のタイミング信号発生回路のブロック図を
示すものである。第７図において、１はカウンタであり
、２はリードオンリメモリ（ＲＯＭ）であり、３はレジ
スタであり、ＭＣＫはマスククロックであり、カウンタ
１のクロック入力信号端子トレジスタ３のクロック入力
信号端子にはマスタクロツタＭＣＫが入力され、カウン
タ１の出力信号端子とＲＯＭ２のアドレス入力信号端子
が接続され、ＲＯＭ２のデータ出力信号端子とレジスタ
３０入力信号端子が接続されており、ＲＯＭ２にはアト
ｔ・スが時間であり、１アドレス当りの時間がマスタク
ロックＭＧＫの周期であるとして、タイミングが書き込
１れている。
示すものである。第７図において、１はカウンタであり
、２はリードオンリメモリ（ＲＯＭ）であり、３はレジ
スタであり、ＭＣＫはマスククロックであり、カウンタ
１のクロック入力信号端子トレジスタ３のクロック入力
信号端子にはマスタクロツタＭＣＫが入力され、カウン
タ１の出力信号端子とＲＯＭ２のアドレス入力信号端子
が接続され、ＲＯＭ２のデータ出力信号端子とレジスタ
３０入力信号端子が接続されており、ＲＯＭ２にはアト
ｔ・スが時間であり、１アドレス当りの時間がマスタク
ロックＭＧＫの周期であるとして、タイミングが書き込
１れている。
以−Ｆのように構成されたタイミング発１石回路につい
て、ト」、下その動作を説明する。
て、ト」、下その動作を説明する。
まず、マスタクロックＭＣＫがカウンタ１のクロック入
力信号端子に入力され、ＭＣＫの立上りエツジによりカ
ウンタ１を順次インクリメントする。ＲＯＭ２にはアド
レスを時間としてタイミングが書き込まれているため、
カウンタ１の出力信号値の増加すなわちＲＯＭ２のアド
レス入力信号値の増加によってＲＯＭ２のデータ出力信
号端子上にタイミングが発生する。しかし前記タイミン
グ信号は、カウンタ１及びＲＯＭ２のディレーによりハ
ザードを含んでいることが多く、レジスタ３に前記タイ
ミング信号が人力され、ハザードのないタイミング信号
がレジスタ３の出力信号端子上に発生する。
力信号端子に入力され、ＭＣＫの立上りエツジによりカ
ウンタ１を順次インクリメントする。ＲＯＭ２にはアド
レスを時間としてタイミングが書き込まれているため、
カウンタ１の出力信号値の増加すなわちＲＯＭ２のアド
レス入力信号値の増加によってＲＯＭ２のデータ出力信
号端子上にタイミングが発生する。しかし前記タイミン
グ信号は、カウンタ１及びＲＯＭ２のディレーによりハ
ザードを含んでいることが多く、レジスタ３に前記タイ
ミング信号が人力され、ハザードのないタイミング信号
がレジスタ３の出力信号端子上に発生する。
発明が解決しようとする問題点
しかしながら上記のような構成では、１つの回路（２回
路とする）と複数の回路（Ａφ開回路Ａ１回路、Ａ２回
路、・・・・・・、 Ａｎ回路（ｎ：正の整数）とする
）とが共通のバスで結合されていて、Ａφ開回路Ａ１回
路、・・・・・・、 Ａｎ回路が前記共通のバスを使っ
て２回路に、互いに非同期で、データをアクセスするよ
うなシステムの場合、タイミング信号発生回路を設計す
ることがきわめてむずかしく、たとえ設計できたとして
も、構成が複雑になったり、ハードウェアの規模が大き
くなったりするという問題点を有していた。
路とする）と複数の回路（Ａφ開回路Ａ１回路、Ａ２回
路、・・・・・・、 Ａｎ回路（ｎ：正の整数）とする
）とが共通のバスで結合されていて、Ａφ開回路Ａ１回
路、・・・・・・、 Ａｎ回路が前記共通のバスを使っ
て２回路に、互いに非同期で、データをアクセスするよ
うなシステムの場合、タイミング信号発生回路を設計す
ることがきわめてむずかしく、たとえ設計できたとして
も、構成が複雑になったり、ハードウェアの規模が大き
くなったりするという問題点を有していた。
本発明は上記問題点に濫み、１つの回路（２回路とする
）と複数の回路（Ａφ開回路Ａ１回路。
）と複数の回路（Ａφ開回路Ａ１回路。
・・・・・・、 Ａｎ回路）とが共通のバスで結合され
ていて、Ａφ開回路Ａ１回路、・・・・・・、 Ａｎ回
路が前記共通のバスを（史って、互いに非同期で、２回
路にデータをアクセスするようシステムを構成すること
が容易なタイミング信号発生回路を提供するものである
。
ていて、Ａφ開回路Ａ１回路、・・・・・・、 Ａｎ回
路が前記共通のバスを（史って、互いに非同期で、２回
路にデータをアクセスするようシステムを構成すること
が容易なタイミング信号発生回路を提供するものである
。
問題点を解決するための手段
本発明のタイミング信号発生回路は、目的の回路をアク
セスするのに必要なタイミング信号を発生する部分タイ
ミング発生回路を、デコーダを通じて外部信号により制
御し、前記タイミング信号を発生させたり、発生させな
かったりする構成を備えており、上記問題点を解決する
ためには、Ａ工回路（ｉ＝０．１，２．・・・・・・＋
ｎ）が２回路をアクセスするタイミング信号全発生す
る部’ｔタイミング発毛回路を有し、カウンタが共通の
本発明のタイミング信号発生回路が（ｎ＋１）ケあれば
よく、各部分タイミング発生回路はＡφ回路、Ａ１回路
、・・・・・・、 Ａｎ回路が同時に２回路をアクセス
しないように、各デコーダを通じて外部信号により制御
される。
セスするのに必要なタイミング信号を発生する部分タイ
ミング発生回路を、デコーダを通じて外部信号により制
御し、前記タイミング信号を発生させたり、発生させな
かったりする構成を備えており、上記問題点を解決する
ためには、Ａ工回路（ｉ＝０．１，２．・・・・・・＋
ｎ）が２回路をアクセスするタイミング信号全発生す
る部’ｔタイミング発毛回路を有し、カウンタが共通の
本発明のタイミング信号発生回路が（ｎ＋１）ケあれば
よく、各部分タイミング発生回路はＡφ回路、Ａ１回路
、・・・・・・、 Ａｎ回路が同時に２回路をアクセス
しないように、各デコーダを通じて外部信号により制御
される。
作用
本発明は上記した構成によって、検数の回路が同時に１
つの回路をアクセスすることを防ぐことができ、これに
より、タイミング信号の発生が容易になるものである。
つの回路をアクセスすることを防ぐことができ、これに
より、タイミング信号の発生が容易になるものである。
実施例
以下本発明の一実施倒のタイミング信号発生回路につい
て、図面を参照しながら説明する）６第１図は本発明の
第１の実施例におけろタイばング信号発生回路のブロッ
ク図全示すものである、第１図において、１ｏは２つの
入力信号端子１１゜１２と１つの出力信号端子１３を有
し、入力信号端子１２のハイレベルによってセットされ
、入力信＋４端子１１のハイレベルによ−）てリセット
されるセットリセットフリップフロップであり、２０は
１′−）のクロック入力信号端子２１と１つの入力信号
端子２２と１つの出力信号端子２３を有し、クロック入
力信号の立上りエツジにより入力信号全保持し、出力信
号端子２３上に出力するレジスタであり、３０は２つの
入力信号端子３１．３２と１つの出力信号端子３３を有
し入力信号端子３１がハイレベルで入力信号端子３２の
全ビットがローレベルのときだけ出力信号がハイレベル
になるデコーダであり、４０は２つの入力信号端子４１
゜４２と１つの出力信号端子４３全有し、入力信号端子
４２がハイレベルのときに入力信号値に応じ一′こ出ノ
フ信号が決定され、入力信号端子４２がローレベルのと
きに出力信号端子４３上の信号の全ビットがローレベル
になる部分タイミング発生回路であり、５０ば１つのク
ロック入力信号端子５１と１つの入力信号端子６２と１
つの出力信号端子５３で有し、クロック入力信号の立上
がりエツジにより入力信号を保持し出力信号端子５３上
に出力するレジスタであり、５ｏ（４クロック入力信号
端子６１と出力信号端子６２全有し、クロック入力信号
の立下がりエツジをカウントしカウント値を出力信号端
子６２上に出力するカウンタであり、レジスタ５０の出
力信号端子６３のうち１ビット分の端子とセットリセッ
トフリップフロップ１゜の入力信号端子１１が接続され
、七ノドリセットフリノブフロップ１０の出力信号端子
１３とレジスタ２ｏの入力信号端子２２が接続され）レ
ジスタ２０の出力信号端子２３とデコーダ３０の入力信
号端子３１が接続され、デコーダ３ｏの出力信号端子３
３と部分タイミング発生回路４ｏの入力信号端子４２が
接続され、部分タイミング発生回路４０の出力信号端子
４３とレジスタ５０の入力信号端子５２が接続され、カ
ウンタ６０の出力信号端子６２のうち最上位ビットに対
応する端子とレジスタ２０の入力信号端子２１が接続さ
れ、カウンタ６ｏの出力信号端子６２の中の少なくとも
１つのビットに対応する端子と部分タイミング発生回路
４０の入力信号端子４１が接続され、カウンタ６０の入
力信号端子６１とレジスタ５０の入力信号端子５１が接
続されている。
て、図面を参照しながら説明する）６第１図は本発明の
第１の実施例におけろタイばング信号発生回路のブロッ
ク図全示すものである、第１図において、１ｏは２つの
入力信号端子１１゜１２と１つの出力信号端子１３を有
し、入力信号端子１２のハイレベルによってセットされ
、入力信＋４端子１１のハイレベルによ−）てリセット
されるセットリセットフリップフロップであり、２０は
１′−）のクロック入力信号端子２１と１つの入力信号
端子２２と１つの出力信号端子２３を有し、クロック入
力信号の立上りエツジにより入力信号全保持し、出力信
号端子２３上に出力するレジスタであり、３０は２つの
入力信号端子３１．３２と１つの出力信号端子３３を有
し入力信号端子３１がハイレベルで入力信号端子３２の
全ビットがローレベルのときだけ出力信号がハイレベル
になるデコーダであり、４０は２つの入力信号端子４１
゜４２と１つの出力信号端子４３全有し、入力信号端子
４２がハイレベルのときに入力信号値に応じ一′こ出ノ
フ信号が決定され、入力信号端子４２がローレベルのと
きに出力信号端子４３上の信号の全ビットがローレベル
になる部分タイミング発生回路であり、５０ば１つのク
ロック入力信号端子５１と１つの入力信号端子６２と１
つの出力信号端子５３で有し、クロック入力信号の立上
がりエツジにより入力信号を保持し出力信号端子５３上
に出力するレジスタであり、５ｏ（４クロック入力信号
端子６１と出力信号端子６２全有し、クロック入力信号
の立下がりエツジをカウントしカウント値を出力信号端
子６２上に出力するカウンタであり、レジスタ５０の出
力信号端子６３のうち１ビット分の端子とセットリセッ
トフリップフロップ１゜の入力信号端子１１が接続され
、七ノドリセットフリノブフロップ１０の出力信号端子
１３とレジスタ２ｏの入力信号端子２２が接続され）レ
ジスタ２０の出力信号端子２３とデコーダ３０の入力信
号端子３１が接続され、デコーダ３ｏの出力信号端子３
３と部分タイミング発生回路４ｏの入力信号端子４２が
接続され、部分タイミング発生回路４０の出力信号端子
４３とレジスタ５０の入力信号端子５２が接続され、カ
ウンタ６０の出力信号端子６２のうち最上位ビットに対
応する端子とレジスタ２０の入力信号端子２１が接続さ
れ、カウンタ６ｏの出力信号端子６２の中の少なくとも
１つのビットに対応する端子と部分タイミング発生回路
４０の入力信号端子４１が接続され、カウンタ６０の入
力信号端子６１とレジスタ５０の入力信号端子５１が接
続されている。
以上のように構成されたタイミング信号発生回路につい
て、以下第１図を用いてその動作を説明する。
て、以下第１図を用いてその動作を説明する。
セットリセットフリップフロップ１ｏの入力信号端子１
２を一時的にでもハイレベルにすると、セットリセット
フリップフロップ１０がセットされ、レジスタ２０の入
力信号端子２２をハイレベルにする。その直後のカウン
タ２ｏの出力信号の最上位ビット、すなわちレジスタ２
０のクロック入力信号の立上９エツジによって、デコー
ダ３０の入力信号端子３１がハイレベルになる。そのと
きｆゴーダ３０の入力信号端子３２がすべてローレベル
であれば、デコーダ３ｏの出力信号端子３３すなわち部
分タイミング発生回路４０の入力信号端子４２はハイレ
ベルになり、部分タイミング発生回路４０の出力信号端
子４３上に、カウンタ６Ｑの出力信号の変化に応じて、
部分タイミング発生回路４０の出力信号端子４３上にタ
イミング信号が発生する。前期タイミング信号は・・ゲ
ートを持っていたり、ディレーが大きか−〕たりするの
で、カウンタ６ｏのクロック入力信号によって同期化さ
れ、・・ゲートがなく、ディレーの少ないタイミング信
号を出力信号端子６３より出力する。
２を一時的にでもハイレベルにすると、セットリセット
フリップフロップ１０がセットされ、レジスタ２０の入
力信号端子２２をハイレベルにする。その直後のカウン
タ２ｏの出力信号の最上位ビット、すなわちレジスタ２
０のクロック入力信号の立上９エツジによって、デコー
ダ３０の入力信号端子３１がハイレベルになる。そのと
きｆゴーダ３０の入力信号端子３２がすべてローレベル
であれば、デコーダ３ｏの出力信号端子３３すなわち部
分タイミング発生回路４０の入力信号端子４２はハイレ
ベルになり、部分タイミング発生回路４０の出力信号端
子４３上に、カウンタ６Ｑの出力信号の変化に応じて、
部分タイミング発生回路４０の出力信号端子４３上にタ
イミング信号が発生する。前期タイミング信号は・・ゲ
ートを持っていたり、ディレーが大きか−〕たりするの
で、カウンタ６ｏのクロック入力信号によって同期化さ
れ、・・ゲートがなく、ディレーの少ないタイミング信
号を出力信号端子６３より出力する。
前記タイミング信号の１ビツトはセットリセットフリッ
プフロップ１０の入力信号端子１１に入力されて、セッ
トリセットフリップフロップ１０ｉリセツトする。セッ
トリセットフリップフロップ１０がリセットされている
とき、あるいはデコーダ３０の入力信号端子３２の少な
くとも１つのビットに対する端子が７・イレベルのとき
には、部分タイミング発生回路４０の入力信号端子４２
はローレベルになり、部分タイミング発生回路４Ｑの出
力信号はすべてローレベルになる。従ってレジスタ５０
の出力信号はすべてローレベルになる。
プフロップ１０の入力信号端子１１に入力されて、セッ
トリセットフリップフロップ１０ｉリセツトする。セッ
トリセットフリップフロップ１０がリセットされている
とき、あるいはデコーダ３０の入力信号端子３２の少な
くとも１つのビットに対する端子が７・イレベルのとき
には、部分タイミング発生回路４０の入力信号端子４２
はローレベルになり、部分タイミング発生回路４Ｑの出
力信号はすべてローレベルになる。従ってレジスタ５０
の出力信号はすべてローレベルになる。
以上のように本実施例によれば、タイミング信号発生回
路を、部分タイミング発生回路ともいうべき、外部より
制御可能なタイミング信号発生回路で置き喚えることに
より、必要なときだけ所定のタイミング信号を発生する
ことができる。
路を、部分タイミング発生回路ともいうべき、外部より
制御可能なタイミング信号発生回路で置き喚えることに
より、必要なときだけ所定のタイミング信号を発生する
ことができる。
以下本発明の第２の実施例について図面を参照しながら
説明する。
説明する。
第２図、第３図、第４図、第５図は本発明の第２の実施
例を示すタイミング信号発生回路のブロック図であり、
前記４図面全合わせて１つのタイミング信号発生回路を
示す。第６図は本発明の第２の実施例であるタイミング
信号発生回路のタイミングチャートである。第２図、第
３図、第４図。
例を示すタイミング信号発生回路のブロック図であり、
前記４図面全合わせて１つのタイミング信号発生回路を
示す。第６図は本発明の第２の実施例であるタイミング
信号発生回路のタイミングチャートである。第２図、第
３図、第４図。
第５図が示すように、本発明の第２の実施例のタイミン
グ信号発生回路は、第１の実施例の構成要素であるカウ
ンタを共通にして、第１の実施例の構成と同様な３つの
タイミング信号発生回路よりなる。第２図は前記共通の
カウンタ全示し、第３図、第４図、第５図はそれぞれカ
ウンタだけを除いた前記３つの信号発生回路の１つを示
す。第２の実施例の構成の中で第１の実施例の構成と異
なる点は、セントリセットフリップ７０ツブ１０に対応
するセットリセットフリップフロップ１１００゜２１０
０．３１００がノアゲート２つでそれぞれ図に示すよう
に構成されたこと、デコーダ３ｏに対応するデコーダ１
３００，２３００．３３００がそれぞれ図で示す組み合
わせ回路で構成されたこと、部分タイミング発生回路４
０に対応する部分タイミング発生回路１４００，２４０
０．３４００がインバータと２つのアンドゲートでそれ
ぞれ図に示すように構成されたこと、カウンタ第１図６
０に対応するカウンタ第２図６０が、インバータとクロ
ック入力信号の立上りエツジをカウントする１ビツトの
バイナリカウンタで構成されたこと、レジスタ１２００
の出力信号端子１２３ｏとデコーダ２３００の入力信号
端子２３２０とデコーダ３３０００Å力信号端子３３２
１が接続されたことレジスタ２２０’Ｏの出力信号端子
２２３０とデコーダ３３０ｏの入力信号端子３３２２が
接続されたことである。
グ信号発生回路は、第１の実施例の構成要素であるカウ
ンタを共通にして、第１の実施例の構成と同様な３つの
タイミング信号発生回路よりなる。第２図は前記共通の
カウンタ全示し、第３図、第４図、第５図はそれぞれカ
ウンタだけを除いた前記３つの信号発生回路の１つを示
す。第２の実施例の構成の中で第１の実施例の構成と異
なる点は、セントリセットフリップ７０ツブ１０に対応
するセットリセットフリップフロップ１１００゜２１０
０．３１００がノアゲート２つでそれぞれ図に示すよう
に構成されたこと、デコーダ３ｏに対応するデコーダ１
３００，２３００．３３００がそれぞれ図で示す組み合
わせ回路で構成されたこと、部分タイミング発生回路４
０に対応する部分タイミング発生回路１４００，２４０
０．３４００がインバータと２つのアンドゲートでそれ
ぞれ図に示すように構成されたこと、カウンタ第１図６
０に対応するカウンタ第２図６０が、インバータとクロ
ック入力信号の立上りエツジをカウントする１ビツトの
バイナリカウンタで構成されたこと、レジスタ１２００
の出力信号端子１２３ｏとデコーダ２３００の入力信号
端子２３２０とデコーダ３３０００Å力信号端子３３２
１が接続されたことレジスタ２２０’Ｏの出力信号端子
２２３０とデコーダ３３０ｏの入力信号端子３３２２が
接続されたことである。
なお、カウンタ第２図６０のクロック入力信号端子第２
図６１には第６図ＭＧＫで示すクロックが入力される。
図６１には第６図ＭＧＫで示すクロックが入力される。
上記のように構成されたタイミング信号発生回路につい
て、第３図で示すタイミング信号発生部をＡ部、第４図
で示すタイミング信号発生部をＢ部、第５図で示すタイ
ミング信号全生部９Ｃ部として、以下その動作を説明す
る。
て、第３図で示すタイミング信号発生部をＡ部、第４図
で示すタイミング信号発生部をＢ部、第５図で示すタイ
ミング信号全生部９Ｃ部として、以下その動作を説明す
る。
第６図のタイミングチャートに示すように、外部からＡ
部、Ｂ部、０部に、第７図に示すタイミング信号をそれ
ぞれＡＩＴ、ＢＩＴ、ＣＩＴの期間に要求したとする。
部、Ｂ部、０部に、第７図に示すタイミング信号をそれ
ぞれＡＩＴ、ＢＩＴ、ＣＩＴの期間に要求したとする。
時間Ｔ１ において、Ｂ部と０部が前記要求を受は付
け、Ｂ部は時間Ｔ１ において第８図のタイミングを
発生するが、ＣＢはＢ部のレジスタ２２００の出力信号
により、第８図のタイミングを発生するのを待たされる
。時間Ｔ。
け、Ｂ部は時間Ｔ１ において第８図のタイミングを
発生するが、ＣＢはＢ部のレジスタ２２００の出力信号
により、第８図のタイミングを発生するのを待たされる
。時間Ｔ。
においてＡ部が前記要求を受は付け、Ａ部は時間Ｔ４
において、第８図のタイミングを発生し、０部はまたＡ
部のレジスタ１２ＱＯの出力信号により、第８図のタイ
ミングを発生するのを待たされる。０部は時間Ｔ５には
じめて第８図のタイミングを発生する。
において、第８図のタイミングを発生し、０部はまたＡ
部のレジスタ１２ＱＯの出力信号により、第８図のタイ
ミングを発生するのを待たされる。０部は時間Ｔ５には
じめて第８図のタイミングを発生する。
以上のように、Ａ部、Ｂ部、０部の３つのタイミンク発
生回路全構成要素にし、Ａ部、Ｂ部、０部に優先順位を
つけて優先順位が高いものが優先順位の低いもののタイ
ミング発生全制御することにより１つの回路と複数の回
路とが共通のバスで結合されていて前記複数の回路が前
記１つの回路Ｋ 前記共通のバス全便ってアクセスする
システムのタイミング信号の発生が容易になるものであ
る。
生回路全構成要素にし、Ａ部、Ｂ部、０部に優先順位を
つけて優先順位が高いものが優先順位の低いもののタイ
ミング発生全制御することにより１つの回路と複数の回
路とが共通のバスで結合されていて前記複数の回路が前
記１つの回路Ｋ 前記共通のバス全便ってアクセスする
システムのタイミング信号の発生が容易になるものであ
る。
なお第１の実施例と第２の実施例において、構成要素に
用いたセクトリセットフリップフロップ１０．１１００
，２１００．３１００はセットリセットフリップフロッ
プでなく、組み合わせ回路であってもよい。
用いたセクトリセットフリップフロップ１０．１１００
，２１００．３１００はセットリセットフリップフロッ
プでなく、組み合わせ回路であってもよい。
発明の効果
以上のように本発明は部分タイミング発生回路の発生す
るタイミング信号を制御できるようにしたことにより、
複数の回路が共通のバス音用いて互いにデータを転送し
あうシステムのタイミング発生が容易になるものである
。
るタイミング信号を制御できるようにしたことにより、
複数の回路が共通のバス音用いて互いにデータを転送し
あうシステムのタイミング発生が容易になるものである
。
第１図は本発明の第１の実施例におけるタイミング信号
発生回路のブロック図、第２図と第３図と第４図と第５
図は４図面合わせて第２の実施例におけるタイミング信
号発生回路のブロック図、第６図は第２の実施例におけ
るタイミング信号発生回路のタイミングチャート図、第
７図は従来のタイミング信号発生回路のブロック図であ
る。第８図は外部回路を制御するためのタイミング信号
のタイミングチャートである。 １０・・・・・セノトリセノトフリノプフロノプ、２ｏ
・・・・・レジスタ、３０・・・・・デコーダ、４０・
・・山部分タイミング発生回路、５０・・・・・・レジ
スタ、６０・・・・・・カウンタ、１１ ．１２，２２
，３１ ．３３２．４１．４２，５２．６１中・・入力
信号端子、２１．６１．６１・・・・・・クロック入力
信号端子、１３．２３，３３，４３，５３．６２・・・
・出力信号端子、６３・・・・・・カウンタ、６４・・
・・・・インバータ、ＭＣＫ・・・・・・マスタクロッ
ク、ＭＣＫ２・・・・・テストポイント、ＡＩ 、ＢＩ
、ＣＩ・・・・・・タイミング要求信号、ＡＯｌ 、
ＡＯ２，ＡＯ３，ＢＯｌ 、ＢＯ２゜ＢＯ３、ＣＯｌ
、ＣＯ２、ＣＯ３−−１イミ７グ信号、１・・・・・・
カウンタ、２・・・・・・リードオンリメモＩＪ（ＲＯ
Ｍ）、３・・・・・・レジスタ、ア、９・・・・・・入
力信号端子、６・・・・・・出力信号端子、７・・・・
・・アドレス入力信号端子、８・・・・・・データ出力
信号端子、４゜５・・・・・・クロック入力信号端子、
１１００．２１００ 。 ２２００・・・・・・セットリセットフリップフロップ
、１２００．２２００．３２００＝−−−−レジスタ、
１３００．２３００．３３００・・・・・・デコーダ、
１４００．２４００．３４００・・・・・・部分タイミ
ング発生回路、１５００．２５００．３５００−・・・
−レジスタ、１１０１．２１０１．３１０１ ．１１０
２゜２１０２．３１０２・・・・・・２人カッアゲート
、２３０１ 。 １４０１．２４０１．３４０１．１４０２．２４０２゜
３４０２・・・・・・２人カアンドゲート、３３０１・
・・・・・３人カアンドゲート、２３０２．３３０２．
３３０３ 。 １４０３．２４０３．３４０３・−・−インバータ、Ｃ
Ｎ１゜Ｃ１Ｎ２ 、 ＣＮ３ 、 ＣＮ４・・・・・・
第２図、第３図、第４図、第５図どうしの接続を示す端
子、１２１０゜２２１０．３２１０，１５１０，２５１
０．３５１０・・・・・クロック入力信号端子、 １１
１０，２１１０゜３１１０．１１２０，２１２０，３１
２０，１２２０゜２２２０．３２２０，１３１０，２３
１０，３３１０゜２３２０．３３２１ ．３３２２．１
４１０．２４１０゜３４１０．１４２０，２４２０，３
４２０，１６２１ 。 ２５２１ ．３５２１ ．１５２２，２５２２，３５２
２゜１５２３．２５２３．３５２３・・・・・・入力信
号端子、１１３０．２１３０，３１３０，１２３０，２
２３０゜３２３０．１３３０，２３３０，３３３０，１
４３１ 。 ２４３１ ．３４３１ ．１４３２．２４３２．３４３
２ 。 １４３３．２４３３，３４３３，１５３１ ．２５３１
。 ３５３１ ．１５３２，２５３２，３５３２，１５３３
゜２６３３．３６３３・・・・・・出力信号端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ／’７Ｃ，Ｋ ＣＫ２ 第 ３ 図 第５図 第６図 Ｃ１丁 Ｏ３ ニー＝ Ｔ
発生回路のブロック図、第２図と第３図と第４図と第５
図は４図面合わせて第２の実施例におけるタイミング信
号発生回路のブロック図、第６図は第２の実施例におけ
るタイミング信号発生回路のタイミングチャート図、第
７図は従来のタイミング信号発生回路のブロック図であ
る。第８図は外部回路を制御するためのタイミング信号
のタイミングチャートである。 １０・・・・・セノトリセノトフリノプフロノプ、２ｏ
・・・・・レジスタ、３０・・・・・デコーダ、４０・
・・山部分タイミング発生回路、５０・・・・・・レジ
スタ、６０・・・・・・カウンタ、１１ ．１２，２２
，３１ ．３３２．４１．４２，５２．６１中・・入力
信号端子、２１．６１．６１・・・・・・クロック入力
信号端子、１３．２３，３３，４３，５３．６２・・・
・出力信号端子、６３・・・・・・カウンタ、６４・・
・・・・インバータ、ＭＣＫ・・・・・・マスタクロッ
ク、ＭＣＫ２・・・・・テストポイント、ＡＩ 、ＢＩ
、ＣＩ・・・・・・タイミング要求信号、ＡＯｌ 、
ＡＯ２，ＡＯ３，ＢＯｌ 、ＢＯ２゜ＢＯ３、ＣＯｌ
、ＣＯ２、ＣＯ３−−１イミ７グ信号、１・・・・・・
カウンタ、２・・・・・・リードオンリメモＩＪ（ＲＯ
Ｍ）、３・・・・・・レジスタ、ア、９・・・・・・入
力信号端子、６・・・・・・出力信号端子、７・・・・
・・アドレス入力信号端子、８・・・・・・データ出力
信号端子、４゜５・・・・・・クロック入力信号端子、
１１００．２１００ 。 ２２００・・・・・・セットリセットフリップフロップ
、１２００．２２００．３２００＝−−−−レジスタ、
１３００．２３００．３３００・・・・・・デコーダ、
１４００．２４００．３４００・・・・・・部分タイミ
ング発生回路、１５００．２５００．３５００−・・・
−レジスタ、１１０１．２１０１．３１０１ ．１１０
２゜２１０２．３１０２・・・・・・２人カッアゲート
、２３０１ 。 １４０１．２４０１．３４０１．１４０２．２４０２゜
３４０２・・・・・・２人カアンドゲート、３３０１・
・・・・・３人カアンドゲート、２３０２．３３０２．
３３０３ 。 １４０３．２４０３．３４０３・−・−インバータ、Ｃ
Ｎ１゜Ｃ１Ｎ２ 、 ＣＮ３ 、 ＣＮ４・・・・・・
第２図、第３図、第４図、第５図どうしの接続を示す端
子、１２１０゜２２１０．３２１０，１５１０，２５１
０．３５１０・・・・・クロック入力信号端子、 １１
１０，２１１０゜３１１０．１１２０，２１２０，３１
２０，１２２０゜２２２０．３２２０，１３１０，２３
１０，３３１０゜２３２０．３３２１ ．３３２２．１
４１０．２４１０゜３４１０．１４２０，２４２０，３
４２０，１６２１ 。 ２５２１ ．３５２１ ．１５２２，２５２２，３５２
２゜１５２３．２５２３．３５２３・・・・・・入力信
号端子、１１３０．２１３０，３１３０，１２３０，２
２３０゜３２３０．１３３０，２３３０，３３３０，１
４３１ 。 ２４３１ ．３４３１ ．１４３２．２４３２．３４３
２ 。 １４３３．２４３３，３４３３，１５３１ ．２５３１
。 ３５３１ ．１５３２，２５３２，３５３２，１５３３
゜２６３３．３６３３・・・・・・出力信号端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ／’７Ｃ，Ｋ ＣＫ２ 第 ３ 図 第５図 第６図 Ｃ１丁 Ｏ３ ニー＝ Ｔ
Claims (2)
- （１）クロック入力信号端子と出力信号端子を有し、ク
ロック入力信号のエッジをカウントし、カウントした値
を出力信号端子上に出力するカウンタＣと、入力信号端
子と出力信号端子を有し、入力信号のレベルによって保
持されているデータが変化するセットリセットフリップ
フロップＬと、クロック入力信号端子と入力信号端子と
出力信号端子を有し、クロック入力信号のエッジによっ
て入力信号を保持し出力信号端子上に出力するレジスタ
Ｒ１と、入力信号端子と出力信号端子を有し、入力信号
が所定のデータのときだけ出力信号が所定のレベルにな
るデコーダＤと、入力信号端子と出力信号端子を有し、
第１の入力信号端子が所定のレベルのときのみ第２の入
力信号端子上のデータに応じて出力信号が決定され、第
１の入力信号端子が前記第１の入力信号端子のレベルと
異なるときに出力信号が所定のデータに設定される部分
タイミング発生器Ｔと、クロック入力信号端子と入力信
号端子と出力信号端子を有し、クロック入力信号のエッ
ジによって入力信号を保持し出力信号端子上に出力する
レジスタＲ２とから構成されており、カウンタＣの入力
信号端子とレジスタＲ２の入力信号端子が接続され、カ
ウンタＣの出力信号端子のうち最上位ビットに対する端
子とレジスタＲ１のクロック入力信号端子が接続され、
カウンタＣの出力信号端子のうち１部の端子と部分タイ
ミング発生器Ｔの第２の入力信号端子が接続され、セッ
トリセットフリップフロップＬの第１の入力信号端子と
レジスタＲ２の１つの出力信号端子が接続され、セット
リセットフリップフロップＬの出力信号端子とレジスタ
Ｒ１の入力信号端子が接続され、デコーダＤの１つの入
力信号端子とレジスタＲ１の出力信号端子が接続され、
部分タイミング発生器Ｔの第１の入力信号端子とデコー
ダＤの出力信号端子が接続され、レジスタＲ２の入力信
号端子と部分タイミング発生器Ｔの出力信号端子が接続
されていることを特徴とするタイミング信号発生回路。 - （２）セットリセッ トフリップフロップＬを組み合わせ回路で置き換えた特
許請求の範囲第１項記載のタイミング信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177147A JPS6237721A (ja) | 1985-08-12 | 1985-08-12 | タイミング信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177147A JPS6237721A (ja) | 1985-08-12 | 1985-08-12 | タイミング信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6237721A true JPS6237721A (ja) | 1987-02-18 |
Family
ID=16026010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177147A Pending JPS6237721A (ja) | 1985-08-12 | 1985-08-12 | タイミング信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6237721A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12252834B2 (en) | 2019-08-29 | 2025-03-18 | Lg Electronics Inc. | Detergent storage container and method for manufacturing the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52104831A (en) * | 1976-02-28 | 1977-09-02 | Shimadzu Corp | Offering multiplex device with preferential level |
| JPS57113150A (en) * | 1980-12-30 | 1982-07-14 | Fujitsu Ltd | Contention queuing circuit |
| JPS59211124A (ja) * | 1983-04-14 | 1984-11-29 | バロ−ス・コ−ポレ−シヨン | デイジタルコンピユ−テイングシステムに用いるア−ビトレイタ |
-
1985
- 1985-08-12 JP JP60177147A patent/JPS6237721A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52104831A (en) * | 1976-02-28 | 1977-09-02 | Shimadzu Corp | Offering multiplex device with preferential level |
| JPS57113150A (en) * | 1980-12-30 | 1982-07-14 | Fujitsu Ltd | Contention queuing circuit |
| JPS59211124A (ja) * | 1983-04-14 | 1984-11-29 | バロ−ス・コ−ポレ−シヨン | デイジタルコンピユ−テイングシステムに用いるア−ビトレイタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12252834B2 (en) | 2019-08-29 | 2025-03-18 | Lg Electronics Inc. | Detergent storage container and method for manufacturing the same |
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