JPS6238075B2 - - Google Patents
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- Publication number
- JPS6238075B2 JPS6238075B2 JP18576282A JP18576282A JPS6238075B2 JP S6238075 B2 JPS6238075 B2 JP S6238075B2 JP 18576282 A JP18576282 A JP 18576282A JP 18576282 A JP18576282 A JP 18576282A JP S6238075 B2 JPS6238075 B2 JP S6238075B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- arc
- input
- counter
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K9/00—Arc welding or cutting
- B23K9/06—Arrangements or circuits for starting the arc, e.g. by generating ignition voltage, or for stabilising the arc
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Plasma & Fusion (AREA)
- Mechanical Engineering (AREA)
- Arc Welding Control (AREA)
Description
【発明の詳細な説明】
本発明は、アーク溶接機の電流、電圧の表示回
路を簡略化したアーク溶接機の表示回路に関する
ものである。
路を簡略化したアーク溶接機の表示回路に関する
ものである。
従来、この種の表示回路には第１図に示すよう
なものが知られている。すなわち、図において、
１は発振回路で、２種類の８ビツト出力，を
出し、それぞれ第１カウンタ２及び第２カウンタ
３へ出力する。上記第１カウンタ２及び第２カウ
ンタ３の出力は、それぞれ第１のＤ／Ａコンバー
タ（デジタル・アナログ変換器）４及び第２の
Ｄ／Ａコンバータ５に入力され、上記第１のＤ／
Ａコンバータ４のアナログ出力と、他のアーク電
圧とが第１の電圧コンパレータ６に入力し、第２
のＤ／Ａコンバータ５のアナログ出力と、他のア
ーク電流とが第２の電圧コンパレータ７に入力す
るようになつている。また、第１カウンタ２及び
第２カウンタ３にはそれぞれリセツト端子R1，
R2が設置され、発振回路１の出力，が交互
に接続され、リセツト端子R1，R2にローレベル
のリセツト入力が入ると第１カウンタ２、第２カ
ウンタ３及び第１のＤ／Ａコンバータ４及び第２
のＤ／Ａコンバータ５の出力は全て０になる。
なものが知られている。すなわち、図において、
１は発振回路で、２種類の８ビツト出力，を
出し、それぞれ第１カウンタ２及び第２カウンタ
３へ出力する。上記第１カウンタ２及び第２カウ
ンタ３の出力は、それぞれ第１のＤ／Ａコンバー
タ（デジタル・アナログ変換器）４及び第２の
Ｄ／Ａコンバータ５に入力され、上記第１のＤ／
Ａコンバータ４のアナログ出力と、他のアーク電
圧とが第１の電圧コンパレータ６に入力し、第２
のＤ／Ａコンバータ５のアナログ出力と、他のア
ーク電流とが第２の電圧コンパレータ７に入力す
るようになつている。また、第１カウンタ２及び
第２カウンタ３にはそれぞれリセツト端子R1，
R2が設置され、発振回路１の出力，が交互
に接続され、リセツト端子R1，R2にローレベル
のリセツト入力が入ると第１カウンタ２、第２カ
ウンタ３及び第１のＤ／Ａコンバータ４及び第２
のＤ／Ａコンバータ５の出力は全て０になる。
８は上記発振回路１の出力を入力すると第３
カウンタで４ビツトの出力を有し、発振回路１の
他の出力をリセツト端子R3へ入力している。
カウンタで４ビツトの出力を有し、発振回路１の
他の出力をリセツト端子R3へ入力している。
また９は、上記発振回路１の出力を入力とす
る第４カウンタで、４ビツトの出力を有し、発振
回路１の出力をリセツト端子R4へ入力してい
る。１０は上記第３カウンタ８の４ビツトの出力
を入力とし、第１の電圧コンパレータ６の出力を
セツト入力とする第１のレジスタ、１１は上記第
４カウンタ９の４ビツト出力を入力とし、第２の
電圧コンパレータ７の出力をセツト入力とする第
２のレジスタ、１２は上記第１のレジスタ１０の
セツトされた４ビツト出力を入力とし７ビツトの
出力へ変換するための第１のデコーダ、１３は上
記第２のレジスタ１１のセツトされた４ビツト出
力を入力とし７ビツトの出力へ変換するための第
２のデコーダであり、１４は第１のデコーダ１２
の出力を入力とする７セグメントよりなる第１の
LED発光表示器、１５は第２のデコーダ１３の
出力を入力とする７セグメントよりなる第２の
LED発光表示器である。
る第４カウンタで、４ビツトの出力を有し、発振
回路１の出力をリセツト端子R4へ入力してい
る。１０は上記第３カウンタ８の４ビツトの出力
を入力とし、第１の電圧コンパレータ６の出力を
セツト入力とする第１のレジスタ、１１は上記第
４カウンタ９の４ビツト出力を入力とし、第２の
電圧コンパレータ７の出力をセツト入力とする第
２のレジスタ、１２は上記第１のレジスタ１０の
セツトされた４ビツト出力を入力とし７ビツトの
出力へ変換するための第１のデコーダ、１３は上
記第２のレジスタ１１のセツトされた４ビツト出
力を入力とし７ビツトの出力へ変換するための第
２のデコーダであり、１４は第１のデコーダ１２
の出力を入力とする７セグメントよりなる第１の
LED発光表示器、１５は第２のデコーダ１３の
出力を入力とする７セグメントよりなる第２の
LED発光表示器である。
しかるに、上述したように構成された表示回路
において、溶接の開始により、アーク電圧、アー
ク電流が発生すると、発振回路１の出力は第１
カウンタ２及び第２カウンタ３に入力され、その
発振パルス数がカウントされ、この出力は２進数
化されて８ビツトの出力となる。ここで、第２図
のａは、第１及び第２カウンタ２，３への入力、
第２図ｂ，ｃ，ｄ，ｅは、４ビツト目までの出力
を示すもので、この８ビツト出力は、第１及び第
２のＤ／Ａコンバータ４，５へ入力され、第３図
に示すようにアナログ値へと変換される。
において、溶接の開始により、アーク電圧、アー
ク電流が発生すると、発振回路１の出力は第１
カウンタ２及び第２カウンタ３に入力され、その
発振パルス数がカウントされ、この出力は２進数
化されて８ビツトの出力となる。ここで、第２図
のａは、第１及び第２カウンタ２，３への入力、
第２図ｂ，ｃ，ｄ，ｅは、４ビツト目までの出力
を示すもので、この８ビツト出力は、第１及び第
２のＤ／Ａコンバータ４，５へ入力され、第３図
に示すようにアナログ値へと変換される。
第３図において、アナログ値の最小分割単位は
第２図のｂに示した第１及び第２カウンタ２，３
の第１ビツト目の出力で、これらの出力は第１及
び第２の電圧コンパレータ６，７へ入力され、ア
ーク電圧Ｖ及びアーク電流Ｉの値と電圧比較され
る。
第２図のｂに示した第１及び第２カウンタ２，３
の第１ビツト目の出力で、これらの出力は第１及
び第２の電圧コンパレータ６，７へ入力され、ア
ーク電圧Ｖ及びアーク電流Ｉの値と電圧比較され
る。
そして、第１あるいは第２のＤ／Ａコンバータ
４又は５のアナログ出力が各々アーク電圧Ｖ、あ
るいはアーク電流Ｉより大きくなると、その瞬
間、第１あるいは第２の電圧コンパレータ６又は
７が第４図に示すように出力を出す。
４又は５のアナログ出力が各々アーク電圧Ｖ、あ
るいはアーク電流Ｉより大きくなると、その瞬
間、第１あるいは第２の電圧コンパレータ６又は
７が第４図に示すように出力を出す。
第４図において、ｆはＤ／Ａコンバータ４又は
５の出力、ｇはアーク電圧Ｖ又はアーク電流Ｉ、
ｈは電圧コンパレータ６又は７の出力である。一
方、第３及び第４のカウンタ８，９にも発振回路
１の出力が入力され、発振パルスをカウントし
ている。ここで、発振パルスを０からカウントし
て２進数で４ビツト出力を出し、カウント数が０
〜９までの間に電圧コンパレータ６或いは７から
その出力が各々第１或いは第２のレジスタ１０の
セツト入力へ入力されると、上記カウンタ８或い
は９の４ビツト出力の内容が各々レジスタ１０或
いは１１の出力へ出される。
５の出力、ｇはアーク電圧Ｖ又はアーク電流Ｉ、
ｈは電圧コンパレータ６又は７の出力である。一
方、第３及び第４のカウンタ８，９にも発振回路
１の出力が入力され、発振パルスをカウントし
ている。ここで、発振パルスを０からカウントし
て２進数で４ビツト出力を出し、カウント数が０
〜９までの間に電圧コンパレータ６或いは７から
その出力が各々第１或いは第２のレジスタ１０の
セツト入力へ入力されると、上記カウンタ８或い
は９の４ビツト出力の内容が各々レジスタ１０或
いは１１の出力へ出される。
なお、上記レジスタ１０，１１への入力は、セ
ツト入力への入力信号がローレベルからハイレベ
ルへ立ち上つた時のみ読み込まれて出力されるも
のであり、上記レジスタ１０或いは１１の４ビツ
トの出力は、それぞれ第１のデコーダ１２或いは
第２のデコーダ１３へ入力され、７ビツトの信号
へ変換されて、第１或いは第２のLED発光表示
器１４，１５は各々アーク電圧Ｖ、或いはアーク
電流Ｉを表示することができる。第５図はLED
発光表示器１４，１５の動作を示すもので、所定
の数字を表示しているところである。
ツト入力への入力信号がローレベルからハイレベ
ルへ立ち上つた時のみ読み込まれて出力されるも
のであり、上記レジスタ１０或いは１１の４ビツ
トの出力は、それぞれ第１のデコーダ１２或いは
第２のデコーダ１３へ入力され、７ビツトの信号
へ変換されて、第１或いは第２のLED発光表示
器１４，１５は各々アーク電圧Ｖ、或いはアーク
電流Ｉを表示することができる。第５図はLED
発光表示器１４，１５の動作を示すもので、所定
の数字を表示しているところである。
なお、発振回路１の他の出力は、出力より
はるかに低周波の発振パルスとなつている。そし
て第１、第２、第３、及び第４のカウンタ２，
３，８，９は、各々リセツト端子R1，R2，R3，
R4に上記発振回路１の出力を入力することに
より、出力のローレベル時に各々のカウンタ出
力は第６図に示すように全て０となる。第６図に
おいて、ｌは発振回路１の出力であり、ｍのう
ちｆはＤ／Ａコンバータの出力、ｇはアーク電圧
Ｖ、アーク電流Ｉの値、ｎは電圧コンパレータの
出力、Ｐは各カウンタの１ビツト目の出力であ
る。ここで、ＰのうちT2内のパルス数がアーク
電圧Ｖ、或いはアーク電流Ｉの値と一致する。
T1は各カウンタのリセツト期間である。
はるかに低周波の発振パルスとなつている。そし
て第１、第２、第３、及び第４のカウンタ２，
３，８，９は、各々リセツト端子R1，R2，R3，
R4に上記発振回路１の出力を入力することに
より、出力のローレベル時に各々のカウンタ出
力は第６図に示すように全て０となる。第６図に
おいて、ｌは発振回路１の出力であり、ｍのう
ちｆはＤ／Ａコンバータの出力、ｇはアーク電圧
Ｖ、アーク電流Ｉの値、ｎは電圧コンパレータの
出力、Ｐは各カウンタの１ビツト目の出力であ
る。ここで、ＰのうちT2内のパルス数がアーク
電圧Ｖ、或いはアーク電流Ｉの値と一致する。
T1は各カウンタのリセツト期間である。
なお、本説明において、アーク電圧、アーク電
流とも０〜９までの１桁表示を正確に表示する例
を示しているが、それ以上の値に対しても基本的
回路構成は何ら変らないので説明を省略してい
る。
流とも０〜９までの１桁表示を正確に表示する例
を示しているが、それ以上の値に対しても基本的
回路構成は何ら変らないので説明を省略してい
る。
しかしながら、上述したように従来の表示回路
では、アーク電圧、アーク電流表示用に各々カウ
ンタ２個、電圧コンパレータ１個、Ｄ／Ａコンバ
ータ１個が必要とされ、部品コストが高価になる
と同時に相互間の配線も多くなるため、比較的規
模の大きなものとなり、しかも性能上も耐ノイズ
性が劣つていた。
では、アーク電圧、アーク電流表示用に各々カウ
ンタ２個、電圧コンパレータ１個、Ｄ／Ａコンバ
ータ１個が必要とされ、部品コストが高価になる
と同時に相互間の配線も多くなるため、比較的規
模の大きなものとなり、しかも性能上も耐ノイズ
性が劣つていた。
本発明は、上述した従来の欠点を解決するため
になされたもので、カウンタ、電圧コンパレー
タ、及びＤ／Ａコンバータを、アーク電圧、アー
ク電流表示に共用して用い、その際、時分割して
アーク電圧表示用、アーク電流表示用と交互に使
用することにより、部品点数を減らすとともに配
線等も含めて、回路の簡略化を図り、経済的で、
耐ノイズ性能も向上させてなるアーク溶接機の表
示回路を提供するものである。
になされたもので、カウンタ、電圧コンパレー
タ、及びＤ／Ａコンバータを、アーク電圧、アー
ク電流表示に共用して用い、その際、時分割して
アーク電圧表示用、アーク電流表示用と交互に使
用することにより、部品点数を減らすとともに配
線等も含めて、回路の簡略化を図り、経済的で、
耐ノイズ性能も向上させてなるアーク溶接機の表
示回路を提供するものである。
以下、本発明による実施例を第７図にもとづい
て詳細に説明する。図において、従来構造と対応
する部品には同一符号を付して説明を省略する。
第７図の８１は信号入力を第１のＤ／Ａコンバー
タ６の出力を受けた分割器で、この分割器８１に
は、出力Ｑ，が設けられ、出力Ｑとは全く逆
の位相関係にあり、信号入力の立上り時にこれら
の出力は変化する。８２は、第１の選択器で、そ
の入力の１つは分割器８１の出力に接続され、
もう一方の入力は、アーク電圧Ｖの信号が入力し
ている。そして、上記第１の選択器８２の出力は
第１の電圧コンパレータ６の入力に接続されてい
る。８３は第２の選択器であり、その入力の１つ
は、分割器８１の出力Ｑに接続され、さらにもう
１つの入力は、アーク電流Ｉの信号が入力されて
いる。そして、上記第２の選択器８３の出力は、
第１の電圧コンパレータ６の入力に、上記第１の
選択器８２の出力と同じ点に接続されている。
て詳細に説明する。図において、従来構造と対応
する部品には同一符号を付して説明を省略する。
第７図の８１は信号入力を第１のＤ／Ａコンバー
タ６の出力を受けた分割器で、この分割器８１に
は、出力Ｑ，が設けられ、出力Ｑとは全く逆
の位相関係にあり、信号入力の立上り時にこれら
の出力は変化する。８２は、第１の選択器で、そ
の入力の１つは分割器８１の出力に接続され、
もう一方の入力は、アーク電圧Ｖの信号が入力し
ている。そして、上記第１の選択器８２の出力は
第１の電圧コンパレータ６の入力に接続されてい
る。８３は第２の選択器であり、その入力の１つ
は、分割器８１の出力Ｑに接続され、さらにもう
１つの入力は、アーク電流Ｉの信号が入力されて
いる。そして、上記第２の選択器８３の出力は、
第１の電圧コンパレータ６の入力に、上記第１の
選択器８２の出力と同じ点に接続されている。
以下、上述した回路における動作について説明
する。まず、溶接の開始により、アーク電圧、ア
ーク電流が発生すると、発生回路１の出力は、第
１のカウンタ２に入力され、発振パルス数がカウ
ントされる。このカウンタ２の出力の一部は第２
図に示すように第１のＤ／Ａコンバータ４へ入力
され、アナログ値へと変換される。上記アナログ
値の最小分割単位は、第２図ｂに示した第１ビツ
ト目の出力である。この第１のＤ／Ａコンバータ
４の出力は、第１の電圧コンパレータ６へ入力さ
れ、第１の選択器８２の出力又は第２の選択器８
３の出力と比較される。上記第１或いは第２の選
択器８２，８３は、分割器８１の出力Ｑ，によ
り、そのいずれか一方が動作するように選択され
る。そして選択された方のみ、もう１つの入力、
すなわち、アーク電圧Ｖ又はアーク電流Ｉをその
出力として上記電圧コンパレータ６に入力する。
つまり、第１の選択器８２が選択された状態を説
明すると、第１のＤ／Ａコンバータ４のアナログ
出力がアーク電圧Ｖより大きくなると、その瞬
間、第１の電圧コンパレータ６は出力を出す。
する。まず、溶接の開始により、アーク電圧、ア
ーク電流が発生すると、発生回路１の出力は、第
１のカウンタ２に入力され、発振パルス数がカウ
ントされる。このカウンタ２の出力の一部は第２
図に示すように第１のＤ／Ａコンバータ４へ入力
され、アナログ値へと変換される。上記アナログ
値の最小分割単位は、第２図ｂに示した第１ビツ
ト目の出力である。この第１のＤ／Ａコンバータ
４の出力は、第１の電圧コンパレータ６へ入力さ
れ、第１の選択器８２の出力又は第２の選択器８
３の出力と比較される。上記第１或いは第２の選
択器８２，８３は、分割器８１の出力Ｑ，によ
り、そのいずれか一方が動作するように選択され
る。そして選択された方のみ、もう１つの入力、
すなわち、アーク電圧Ｖ又はアーク電流Ｉをその
出力として上記電圧コンパレータ６に入力する。
つまり、第１の選択器８２が選択された状態を説
明すると、第１のＤ／Ａコンバータ４のアナログ
出力がアーク電圧Ｖより大きくなると、その瞬
間、第１の電圧コンパレータ６は出力を出す。
第４図は、この様子を示しており、ｆはＤ／Ａ
コンバータ４の出力、ｇはアーク電圧Ｖ、ｈは電
圧コンパレータ６の出力である。
コンバータ４の出力、ｇはアーク電圧Ｖ、ｈは電
圧コンパレータ６の出力である。
上記電圧コンパレータ６の出力を受けて分割器
８１の出力が変化する。すなわち、出力が高→
低レベルへ、出力Ｑが低→高へと変化する。従つ
て、第１のレジスタ１０はそのセツト入力が低→
高へ変化するため、第１のレジスタ１０は、その
入力を読み込み出力することができる。この時、
第１のレジスタ１０へ読み込まれる入力は、第３
のカウンタ８にてカウントされた発振回路１の出
力の発振パルス数である。このようにして第３
のカウンタ８は、入力された発振パルスを０から
カウントし、２進数で４ビツト出力を出してい
る。上記レジスタ１０の４ビツト出力は第１のデ
コーダ１２へ入力され、７ビツトの信号へ変換さ
れ、第１のLED発光表示器１４は第５図に示す
ように、アーク電圧Ｖを表示することができる。
８１の出力が変化する。すなわち、出力が高→
低レベルへ、出力Ｑが低→高へと変化する。従つ
て、第１のレジスタ１０はそのセツト入力が低→
高へ変化するため、第１のレジスタ１０は、その
入力を読み込み出力することができる。この時、
第１のレジスタ１０へ読み込まれる入力は、第３
のカウンタ８にてカウントされた発振回路１の出
力の発振パルス数である。このようにして第３
のカウンタ８は、入力された発振パルスを０から
カウントし、２進数で４ビツト出力を出してい
る。上記レジスタ１０の４ビツト出力は第１のデ
コーダ１２へ入力され、７ビツトの信号へ変換さ
れ、第１のLED発光表示器１４は第５図に示す
ように、アーク電圧Ｖを表示することができる。
また、発振回路１の他の出力は、出力より
はるかに低周波の発振パルスとなつている。そし
て第１、第３のカウンタ２，８は各々のリセツト
端子Ｒに上記発振回路１の出力を入力すること
により出力のローレベル時に各々のカウンタ出
力は０となる。
はるかに低周波の発振パルスとなつている。そし
て第１、第３のカウンタ２，８は各々のリセツト
端子Ｒに上記発振回路１の出力を入力すること
により出力のローレベル時に各々のカウンタ出
力は０となる。
つぎに、第１の電圧コンパレータ６が出力を出
すことにより、分割器８１の出力が変化して第１
の選択器８２は動作が停止し、第２の選択器８３
が動作可能となり、上述したアーク電圧Ｖの表示
と全く同じ原理で、今度はアーク電流Ｉを表示す
ることができる。すなわち、アーク電圧Ｖとアー
ク電流Ｉを交互に読み取り表示し、各々次の読み
取りタイミングまで、先の読み取り値を表示しつ
づけるものである。
すことにより、分割器８１の出力が変化して第１
の選択器８２は動作が停止し、第２の選択器８３
が動作可能となり、上述したアーク電圧Ｖの表示
と全く同じ原理で、今度はアーク電流Ｉを表示す
ることができる。すなわち、アーク電圧Ｖとアー
ク電流Ｉを交互に読み取り表示し、各々次の読み
取りタイミングまで、先の読み取り値を表示しつ
づけるものである。
ところで一般に、アーク溶接機では、電流計と
電圧計は同一パネルに装着されていることが多い
ので、作業者がそれらの両方を同時に読み取るこ
とは出来ず、いずれか一方ずつ順番に読み取るも
のであり、本発明のように、アーク電圧Ｖとアー
ク電流Ｉのレジスタへの読み取りタイミングが交
互に行なわれても何ら支障はない。
電圧計は同一パネルに装着されていることが多い
ので、作業者がそれらの両方を同時に読み取るこ
とは出来ず、いずれか一方ずつ順番に読み取るも
のであり、本発明のように、アーク電圧Ｖとアー
ク電流Ｉのレジスタへの読み取りタイミングが交
互に行なわれても何ら支障はない。
以上、詳細に説明したように、本発明によるア
ーク溶接機の表示回路は、一部のカウンタ、電圧
コンパレータ、Ｄ／Ａコンバータをアーク電圧、
アーク電流表示に共用させ、その際、時分割して
アーク電圧表示用、アーク電流表示用と交互に使
用するようにしたので、部品コストを下げ、しか
も部品相互間の配線を減らすことができる等、回
路構成が簡略化され、安価にできるとともに耐ノ
イズ性能を向上させることができる等の効果を奏
する。
ーク溶接機の表示回路は、一部のカウンタ、電圧
コンパレータ、Ｄ／Ａコンバータをアーク電圧、
アーク電流表示に共用させ、その際、時分割して
アーク電圧表示用、アーク電流表示用と交互に使
用するようにしたので、部品コストを下げ、しか
も部品相互間の配線を減らすことができる等、回
路構成が簡略化され、安価にできるとともに耐ノ
イズ性能を向上させることができる等の効果を奏
する。
第１図は従来の実施例を示す表示回路の構成
図、第２図はカウンタの入出力波形を示す説明
図、第３図はＤ／Ａコンバータの出力波形を示す
説明図、第４図は電圧コンパレータの動作説明
図、第５図はLED発光表示器の動作状態を示す
説明図、第６図は表示原理を示す説明図、第７図
はこの発明による実施例を示す表示回路の構成図
である。 １……発振回路、２……第１カウンタ、４……
第１のＤ／Ａコンバータ、６……第１の電圧コン
パレータ、８……第３カウンタ、１０……第１の
レジスタ、１１……第２のレジスタ、１２……第
１のデコーダ、１３……第２のデコーダ、１４…
…第１のLED発光表示器、１５……第２のLED
発光表示器、８１……分割器、８２……第１の選
択器、８３……第２の選択器。
図、第２図はカウンタの入出力波形を示す説明
図、第３図はＤ／Ａコンバータの出力波形を示す
説明図、第４図は電圧コンパレータの動作説明
図、第５図はLED発光表示器の動作状態を示す
説明図、第６図は表示原理を示す説明図、第７図
はこの発明による実施例を示す表示回路の構成図
である。 １……発振回路、２……第１カウンタ、４……
第１のＤ／Ａコンバータ、６……第１の電圧コン
パレータ、８……第３カウンタ、１０……第１の
レジスタ、１１……第２のレジスタ、１２……第
１のデコーダ、１３……第２のデコーダ、１４…
…第１のLED発光表示器、１５……第２のLED
発光表示器、８１……分割器、８２……第１の選
択器、８３……第２の選択器。
Claims (1)
- １ アーク溶接機から検出したアーク電圧、アー
ク電流値をデイジタル表示するアーク溶接機の表
示回路において、１つのＤ／Ａコンバータの出力
を時分割し、アーク電圧値及びアーク電流値と電
圧比較させ、かつアーク電圧値およびアーク電流
値に相当する数値だけ発振パルス数をカウントす
るカウンタを１桁毎に１つと、カウントされた数
値を安定して表示させるレジスタも１桁毎に１つ
だけ有して、上記カウンタ、レジスタの機能も時
分割して用いることによりアーク電圧値とアーク
電流値を表示するようにしたことを特徴とするア
ーク溶接機の表示回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18576282A JPS5976672A (ja) | 1982-10-22 | 1982-10-22 | ア−ク溶接機の表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18576282A JPS5976672A (ja) | 1982-10-22 | 1982-10-22 | ア−ク溶接機の表示回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5976672A JPS5976672A (ja) | 1984-05-01 |
| JPS6238075B2 true JPS6238075B2 (ja) | 1987-08-15 |
Family
ID=16176423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18576282A Granted JPS5976672A (ja) | 1982-10-22 | 1982-10-22 | ア−ク溶接機の表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5976672A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5630954A (en) * | 1995-12-19 | 1997-05-20 | The Esab Group, Inc. | Digital meter for cutting or welding system and method of displaying digital data for same |
-
1982
- 1982-10-22 JP JP18576282A patent/JPS5976672A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5976672A (ja) | 1984-05-01 |
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