JPS6238619A - 信号変換回路 - Google Patents
信号変換回路Info
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- JPS6238619A JPS6238619A JP61186693A JP18669386A JPS6238619A JP S6238619 A JPS6238619 A JP S6238619A JP 61186693 A JP61186693 A JP 61186693A JP 18669386 A JP18669386 A JP 18669386A JP S6238619 A JPS6238619 A JP S6238619A
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- JP
- Japan
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- conversion circuit
- bits
- signal conversion
- signal
- data stream
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/50—Conversion to or from non-linear codes, e.g. companding
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Time-Division Multiplex Systems (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は信号変換回路に関し、さらに詳しく述べれば、
直線符号づけのパルス符号変調（ＰＣＭ ）音声信号を
Ａ法符号づけのＰＣＭ信号に、またその逆に変換するか
かる回路に関するものである。
直線符号づけのパルス符号変調（ＰＣＭ ）音声信号を
Ａ法符号づけのＰＣＭ信号に、またその逆に変換するか
かる回路に関するものである。
例えば時分割多重（ＴＤＭ ）交換方式に用いる、信号
をディジタル・レベルに変換する音声（アナログ）信号
のＰＣＭ抜取ジは周知の方法である。
をディジタル・レベルに変換する音声（アナログ）信号
のＰＣＭ抜取ジは周知の方法である。
例えば所定の抜取シ時間でディジタル・レベルを表わす
１６個の２進数字を用いて、直線方式でアナログ信号を
変換するのが通常便利である。しかしかかるＰＣＭ万式
は、与えられた主要通路での時分割多重を可能にするチ
ャネル数を有効に減らす高データ処理能力を要求する。
１６個の２進数字を用いて、直線方式でアナログ信号を
変換するのが通常便利である。しかしかかるＰＣＭ万式
は、与えられた主要通路での時分割多重を可能にするチ
ャネル数を有効に減らす高データ処理能力を要求する。
符号づけＰＣＭの１つの国際的に認められている標準は
、ＴＤＭ通路によＱ高いチャネル密度をもたらす上述の
１６ビツトではなく８ビツトを利用するＡ法符号づけと
して知られている。しかし、アナログからＡ法符号づけ
ＰＣＭへの直接変換、およびその逆の変換は複雑な工程
となることがある。
、ＴＤＭ通路によＱ高いチャネル密度をもたらす上述の
１６ビツトではなく８ビツトを利用するＡ法符号づけと
して知られている。しかし、アナログからＡ法符号づけ
ＰＣＭへの直接変換、およびその逆の変換は複雑な工程
となることがある。
したがって本発明の１つの目的は、直線符号づけのＰＣ
Ｍ信号をＡ法符号づけのＰＣＭ信号に、またその逆に変
換し得る信号変換回路を提供することである。
Ｍ信号をＡ法符号づけのＰＣＭ信号に、またその逆に変
換し得る信号変換回路を提供することである。
本発明の＠１の面によシ、１つのＡ法符号づけＰＣＭ
−ＴＤＭデータ流を２つの直線符号づけＰＣＭ〜ＴＤＭ
データ流に変換する信号変換回路であって、１つのサイ
ン・ビット、コード番号を特徴とする複数個のコード・
ビット、および複数個のステップ・ビットを有する中間
符号づけデータ流を供給するために、着信符号つけデー
タ流の交互ビットを反転するように配列された反転装置
と、前記中間符号づけデータ流をビット速度でステップ
させるシフト・レジスタ装置と、着信データ流の交互フ
レームによってそれぞれ使用可能にされかつおのおのが
シフト・レジスタ装置の所定の出力から受信されたコー
ド番号に同時にセットするようにされた記憶装置および
カウンタ装置を含む各直線符号づけデータ流に関する変
換回路とを有し、カウンタ装置はコード番号によって出
力を選択しかつ各フレームに関して最初の２進直の少な
くとも１つの接頭ピント、記憶されたコード番号による
値の１つのビット、複数個のステップ・ビット、他の２
進値のビットならびに最初の２進値の複数個の接尾ビッ
トを選択する多重装置をアドレス指定するようにビット
速度でカウントし、また反転装置はサイン・ビット１直
に応じて多重装置の出力を通した９反転する、ことを特
徴とする前記信号変換回路が提供される。
−ＴＤＭデータ流を２つの直線符号づけＰＣＭ〜ＴＤＭ
データ流に変換する信号変換回路であって、１つのサイ
ン・ビット、コード番号を特徴とする複数個のコード・
ビット、および複数個のステップ・ビットを有する中間
符号づけデータ流を供給するために、着信符号つけデー
タ流の交互ビットを反転するように配列された反転装置
と、前記中間符号づけデータ流をビット速度でステップ
させるシフト・レジスタ装置と、着信データ流の交互フ
レームによってそれぞれ使用可能にされかつおのおのが
シフト・レジスタ装置の所定の出力から受信されたコー
ド番号に同時にセットするようにされた記憶装置および
カウンタ装置を含む各直線符号づけデータ流に関する変
換回路とを有し、カウンタ装置はコード番号によって出
力を選択しかつ各フレームに関して最初の２進直の少な
くとも１つの接頭ピント、記憶されたコード番号による
値の１つのビット、複数個のステップ・ビット、他の２
進値のビットならびに最初の２進値の複数個の接尾ビッ
トを選択する多重装置をアドレス指定するようにビット
速度でカウントし、また反転装置はサイン・ビット１直
に応じて多重装置の出力を通した９反転する、ことを特
徴とする前記信号変換回路が提供される。
前記記憶装置は記憶されたコード番号によジシフト・レ
ジスタ装置の出力の１つを選択するように配列さルた別
の多重装置のアドレスを指定して、最初の前記多重装置
の入力に複数個のステップ・ビットを供給することが望
でしい。
ジスタ装置の出力の１つを選択するように配列さルた別
の多重装置のアドレスを指定して、最初の前記多重装置
の入力に複数個のステップ・ビットを供給することが望
でしい。
また記憶装置は、シフト・レジスタ装置のもう１つの所
定出力から受信されるサイン・ビットを記憶するように
も配列される。
定出力から受信されるサイン・ビットを記憶するように
も配列される。
本発明の第２の面により、２つの直線符号づけＰＣＭ
−ＴＤＭデータ流を１つのＡ法符号づけＰＣＭ −ＴＤ
Ｍデータ流に変換する信号変換回路であって、それぞれ
の直線符号づけデータ流を１つの中間符号づけデータ流
に変換する２個の符号づけ器と、２個の符号づけ器の出
力を交互に選択して出力Ａ法符号づけデータ流の交互フ
レームを供給する多重装置と、クロック信号に応じて中
間符号つけデータ流の交互ビットを反転してＡ法符号づ
けデータ流を供給する反転装置とを含み、前記２個の符
号づけ器はおのおのフレーム同期信号に応じて着信信号
からのサイン・ビットを各フレームについて記憶する装
置と、記憶されたサイン・ピントに応じて着信信号を反
転したり通す反転装置と、着信信号に存在する接頭ビッ
トの数をカウントしてコード番号を定める複数個のコー
ド・ビン）ｆ［給するように配列されたカウント装置と
、コード番号に応じてステップ・ビットとして出力する
ように接頭ビットに続く複数個のビットを選択する選択
装置とを含むことを特徴とする前記信号変換回路が提供
される。
−ＴＤＭデータ流を１つのＡ法符号づけＰＣＭ −ＴＤ
Ｍデータ流に変換する信号変換回路であって、それぞれ
の直線符号づけデータ流を１つの中間符号づけデータ流
に変換する２個の符号づけ器と、２個の符号づけ器の出
力を交互に選択して出力Ａ法符号づけデータ流の交互フ
レームを供給する多重装置と、クロック信号に応じて中
間符号つけデータ流の交互ビットを反転してＡ法符号づ
けデータ流を供給する反転装置とを含み、前記２個の符
号づけ器はおのおのフレーム同期信号に応じて着信信号
からのサイン・ビットを各フレームについて記憶する装
置と、記憶されたサイン・ピントに応じて着信信号を反
転したり通す反転装置と、着信信号に存在する接頭ビッ
トの数をカウントしてコード番号を定める複数個のコー
ド・ビン）ｆ［給するように配列されたカウント装置と
、コード番号に応じてステップ・ビットとして出力する
ように接頭ビットに続く複数個のビットを選択する選択
装置とを含むことを特徴とする前記信号変換回路が提供
される。
前記選択装置は着信信号が加えられるシフト・レジスタ
を含むことが望ましく、前記シフト・レジスタの出力に
前記コード番号によってアドレス指定された多重装置に
接続され、したがって前記シフト・レジスタの１つの出
力は最初の前記多重装置にステップ・ビットを供給する
。
を含むことが望ましく、前記シフト・レジスタの出力に
前記コード番号によってアドレス指定された多重装置に
接続され、したがって前記シフト・レジスタの１つの出
力は最初の前記多重装置にステップ・ビットを供給する
。
後で説明される信号変換回路の好適実施例では、回路は
本発明の第１の面によるＡ法・直線変換回路および本発
明の第２の面による直線・Ａ法変換回路を含む。
本発明の第１の面によるＡ法・直線変換回路および本発
明の第２の面による直線・Ａ法変換回路を含む。
２つの変換回路は、着信ビット速度クロック信号および
着信７レ一ム同期信号に応動する共通りロック発生装置
から得られるタイミング信号に応動して、かかるタイミ
ング信号を作ることが望ましい。
着信７レ一ム同期信号に応動する共通りロック発生装置
から得られるタイミング信号に応動して、かかるタイミ
ング信号を作ることが望ましい。
本発明による信号変換回路を付図に関する例としてのみ
これから説明する。
これから説明する。
第１図から、信号変換回路１は３つの別な回路ブロック
、換言すれば、他のブロックすなわち直線・Ａ法変換ブ
ロック３およびＡ法・直線変換ブロック４にタイミング
機能を供給する共通回路２を有するものとして具合よく
考えられる。
、換言すれば、他のブロックすなわち直線・Ａ法変換ブ
ロック３およびＡ法・直線変換ブロック４にタイミング
機能を供給する共通回路２を有するものとして具合よく
考えられる。
共通回路２は２ ＭＥ（ｚクロック信号（ＣＬＫ ）お
よび８ ＫＨｚフレーム同期信号（ＦＳ工）を受信して
、フレーム同期信号（ｔｐｓｏ ）および遅延フレーム
同期信号（ＤＥＦ１３ ）を出力する。また共通回路２
は、それぞれの通路５および６を介して変換ブロック３
ならびに４に１組のタイミング信号？供給する。
よび８ ＫＨｚフレーム同期信号（ＦＳ工）を受信して
、フレーム同期信号（ｔｐｓｏ ）および遅延フレーム
同期信号（ＤＥＦ１３ ）を出力する。また共通回路２
は、それぞれの通路５および６を介して変換ブロック３
ならびに４に１組のタイミング信号？供給する。
直線・Ａ法変換回路３は、直線符号づけの１６ビツト・
データの２つの流れ（ＬＸＡおよびＬＸＢ ）を受信し
て、１つの３２チャネルＡ法符号づけビット流（ＡＸ）
を出力する。
データの２つの流れ（ＬＸＡおよびＬＸＢ ）を受信し
て、１つの３２チャネルＡ法符号づけビット流（ＡＸ）
を出力する。
同様にＡ法・直線変換回路４は、１つの６２チャネルＡ
法符号づけビット流（ＡＲ）を受信して直線符号つげ１
６ビツト・データの２つの流れ（ＬＲＡおよびＬＲＢ
）を出力する。
法符号づけビット流（ＡＲ）を受信して直線符号つげ１
６ビツト・データの２つの流れ（ＬＲＡおよびＬＲＢ
）を出力する。
いま第２図から、２ＭＨｚクロック信号（ＣＬＫ ）は
強力インバータ１０を経て１８個のクロック・ドライバ
１１に供給されるが、これらのクロック・ドライバ１１
は変換回路３および４に用いられるＤ形７リツプ・７０
ツゾ・セルによりかつ共通回路２に用いられる他のセル
によって要求される所要の２相りロック信号を供給する
。
強力インバータ１０を経て１８個のクロック・ドライバ
１１に供給されるが、これらのクロック・ドライバ１１
は変換回路３および４に用いられるＤ形７リツプ・７０
ツゾ・セルによりかつ共通回路２に用いられる他のセル
によって要求される所要の２相りロック信号を供給する
。
簡単のため、Ｄ形セルの２相クロツクは図示されておら
ず、クロック・ドライバ１１とこれらのセルとの相互接
続も図示されていない。疑念を晴らすために、「２Ｍ」
で表わされる１個のクロック入力が正方向の縁でトリガ
されるセルについては無標識のリードで、かつ負方向の
縁でトリガされるセルについては論理反転記号（Ｏ）を
標示されたリードで、すべてのセルに示されている。
ず、クロック・ドライバ１１とこれらのセルとの相互接
続も図示されていない。疑念を晴らすために、「２Ｍ」
で表わされる１個のクロック入力が正方向の縁でトリガ
されるセルについては無標識のリードで、かつ負方向の
縁でトリガされるセルについては論理反転記号（Ｏ）を
標示されたリードで、すべてのセルに示されている。
フレーム同期信号（ＦＢＩ） ｕ、フリップ・フロップ
Ｌ２によってＣＬＫの立上り縁にタイミングを合わせ直
される。この信号は次に、ＦＳＯとして出力まで直進す
るとともに、ｒｓｏより８クロック周期だけ遅れたＤＰ
Ｓを供給するシフト・レジスタ１４０入力に進む。
Ｌ２によってＣＬＫの立上り縁にタイミングを合わせ直
される。この信号は次に、ＦＳＯとして出力まで直進す
るとともに、ｒｓｏより８クロック周期だけ遅れたＤＰ
Ｓを供給するシフト・レジスタ１４０入力に進む。
またＦＳＯ信号によって、アップ・カウント用の帰還デ
ーティングを持つ４個のＤ形フリツゾ・フロップ素子を
含む主カウンタ１５は、素子のｒＤＪ入力Ｋｒ１０１１
ｊをロードして、カウンタを外部通路に同期させる。主
カウンタ１５のＡ −Ｄおよび″ｉ〜Ｂ出力から、符号
解読デーティング１６はおのおの１クロック周期幅を持
つ６個のタイミング信号を作る。これらのタイミング信
号は４個の活性「ロー」信号Ｓ１，８２，８９および８
１０ならびに２個の活性「ノ・イ」信号Ｓ７およびｓ１
５を含む。
ーティングを持つ４個のＤ形フリツゾ・フロップ素子を
含む主カウンタ１５は、素子のｒＤＪ入力Ｋｒ１０１１
ｊをロードして、カウンタを外部通路に同期させる。主
カウンタ１５のＡ −Ｄおよび″ｉ〜Ｂ出力から、符号
解読デーティング１６はおのおの１クロック周期幅を持
つ６個のタイミング信号を作る。これらのタイミング信
号は４個の活性「ロー」信号Ｓ１，８２，８９および８
１０ならびに２個の活性「ノ・イ」信号Ｓ７およびｓ１
５を含む。
第５図はＴＰ８０ ＸＣＬＫおよび主カウンタ１５のカ
ウントに関する共通回路２における信号の相対タイミン
グを示す。
ウントに関する共通回路２における信号の相対タイミン
グを示す。
直線・Ａ性変換回路３は、おのおの１６個の直線符号づ
けＴＤＭチャネルを含むＬＸＡおよびＩＪＸＢデータ流
を受信して、これら２つのデータ流を６２チヤネルのＡ
法符号づけデータ流に変換する。
けＴＤＭチャネルを含むＬＸＡおよびＩＪＸＢデータ流
を受信して、これら２つのデータ流を６２チヤネルのＡ
法符号づけデータ流に変換する。
かくて第３Ａ図、第３Ｂ図および第６Ｃ図力）ら、ＬＸ
ＡおよびＬＸＢは２つの同一回路３０，３σによって受
信される。２つの回路３０．３０’は同一であるので、
以下の説明はＬＸＡおよびＬＸＢの処理が同じであるか
ぎ、Ｑ ＬＸＡの処理に関し、回路３０′の対応する部
品は本文の中で必要な場合回路３０に用いられる表示に
プライム記号（′）を付けて識別される。
ＡおよびＬＸＢは２つの同一回路３０，３σによって受
信される。２つの回路３０．３０’は同一であるので、
以下の説明はＬＸＡおよびＬＸＢの処理が同じであるか
ぎ、Ｑ ＬＸＡの処理に関し、回路３０′の対応する部
品は本文の中で必要な場合回路３０に用いられる表示に
プライム記号（′）を付けて識別される。
回路３０の作動を詳しく説明する前に、直線符号づけか
ら中間符号を介してＡ法符号づけを得るのに必要な変換
機能を示す第１表を考えるのが効果的である。Ａ法符号
は反転された中間符号の交互ビットを有することが注目
される。
ら中間符号を介してＡ法符号づけを得るのに必要な変換
機能を示す第１表を考えるのが効果的である。Ａ法符号
は反転された中間符号の交互ビットを有することが注目
される。
サイン・ビット（ＳＢ）と、３個のコード・ビット（Ｃ
２−Ｃｏ）と、４個のステップ・ビット（８３−８０）
とを含む中間符号は、そのサイン・ビット（ＳＢ）が直
線符号（ＬＯ）の第１ビツトに反転される。６個のコー
ド・ピッ）（Ｃ２−ＣＤ）は、２進反転が生じる前に直
線符号（Ｌｌ−Ｌｌ）にある先行ビットの数を２進の７
から引いたものであり、−万ステップ・ピッ）（Ｓ３−
ｓＣ］）は反転のすぐあとで（Ｌ２−Ｌｌｌ）から選択
された４ビツトから導かれるが、ただしＬｌ−Ｌｌは反
転を含まず、その場合は１８−Ｌ １１が選択される。
２−Ｃｏ）と、４個のステップ・ビット（８３−８０）
とを含む中間符号は、そのサイン・ビット（ＳＢ）が直
線符号（ＬＯ）の第１ビツトに反転される。６個のコー
ド・ピッ）（Ｃ２−ＣＤ）は、２進反転が生じる前に直
線符号（Ｌｌ−Ｌｌ）にある先行ビットの数を２進の７
から引いたものであり、−万ステップ・ピッ）（Ｓ３−
ｓＣ］）は反転のすぐあとで（Ｌ２−Ｌｌｌ）から選択
された４ビツトから導かれるが、ただしＬｌ−Ｌｌは反
転を含まず、その場合は１８−Ｌ １１が選択される。
Ｌ１２−Ｌｌ５は無視される。
負の直線符号は対応する正の直線符号の１の補数であり
、かくて負の直線符号のピントを反転することによって
、両極性が全く同じ方法で処理されることが認められる
と思う。
、かくて負の直線符号のピントを反転することによって
、両極性が全く同じ方法で処理されることが認められる
と思う。
いま再度第３Ａ図から、また第６図の関連タイミング図
から、着信データ流ＬＸＡは制御クロックの負方向の縁
でトリガされるＤ形フリップ・フロップ３１０入力に受
信される。ビット流はそのと！、４５１つのＤ形フリッ
プ・クロック３２によって制御クロックの次の正方向の
縁にタイミングを合わせ直され、ビット流は主カウンタ
（第２図の１５）と同調される。主カウントがＦＢＩに
よリセットされるような９（１０１１）に達すると、信
号Ｂ９は伝送デート３３をスイッチさせて、直線符号（
ＬＯ）の第１ビツトにフリップ・フロップ３４ｔ″セツ
トまたはリセットさせる。フリップ・フロップ３４はい
ま、Ｓ９０次の発生までその状態に固定して、中間符号
のサイン・ビット（ＳＢ）としてＬＤの反転を出力する
が、これは伝送デート３３がフリップ・フロップ３４の
Ｑ出力をその入力に接続するからである。
から、着信データ流ＬＸＡは制御クロックの負方向の縁
でトリガされるＤ形フリップ・フロップ３１０入力に受
信される。ビット流はそのと！、４５１つのＤ形フリッ
プ・クロック３２によって制御クロックの次の正方向の
縁にタイミングを合わせ直され、ビット流は主カウンタ
（第２図の１５）と同調される。主カウントがＦＢＩに
よリセットされるような９（１０１１）に達すると、信
号Ｂ９は伝送デート３３をスイッチさせて、直線符号（
ＬＯ）の第１ビツトにフリップ・フロップ３４ｔ″セツ
トまたはリセットさせる。フリップ・フロップ３４はい
ま、Ｓ９０次の発生までその状態に固定して、中間符号
のサイン・ビット（ＳＢ）としてＬＤの反転を出力する
が、これは伝送デート３３がフリップ・フロップ３４の
Ｑ出力をその入力に接続するからである。
Ｑ出力は、着信データ流ＬＸＡ （タイミングを会わせ
直したもの）をその他の入力に受信する比較デート３５
０１つの入力にも供給される。かくて、もし負の語が受
信されていることをＬ［］が示すならば、残りのビット
は反転されるが、もしＬＱが正の語を示すならばｒ−１
３５はデータ流に対して透明を表わす。これによって、
回路３０の残りは同じ方法でＬＸＡの正負語を処理する
ことができる。
直したもの）をその他の入力に受信する比較デート３５
０１つの入力にも供給される。かくて、もし負の語が受
信されていることをＬ［］が示すならば、残りのビット
は反転されるが、もしＬＱが正の語を示すならばｒ−１
３５はデータ流に対して透明を表わす。これによって、
回路３０の残りは同じ方法でＬＸＡの正負語を処理する
ことができる。
次のビット（Ｌｌ）が受信されると、８１０（第２図の
主カウンタ１５および符号解読器から）によってダウン
・カウンタ３６に７（２進の１１１）がロードされる。
主カウンタ１５および符号解読器から）によってダウン
・カウンタ３６に７（２進の１１１）がロードされる。
また８１０によって双安定回路３７（これはクロックさ
れたＮＯＲ形Ｒ−Ｓフリップ・フロップである）はリセ
ットされる。回路３γはいま、デート３５からの他の入
力で受信された最初の２進の１によってセットサれよう
としている。回路３７のＱ、はいま、ＬｘＡＶＣ最初の
「１」が表われるまで（またはＬＸＡが負語について反
転されるまで）、ダウン・カウンタ３６をカウント・ダ
ウンさせる。
れたＮＯＲ形Ｒ−Ｓフリップ・フロップである）はリセ
ットされる。回路３γはいま、デート３５からの他の入
力で受信された最初の２進の１によってセットサれよう
としている。回路３７のＱ、はいま、ＬｘＡＶＣ最初の
「１」が表われるまで（またはＬＸＡが負語について反
転されるまで）、ダウン・カウンタ３６をカウント・ダ
ウンさせる。
第６図の標準タイミングは第１表のコード４から選択さ
れた直線路について提供され、かくてＬｌ、Ｉ、２およ
びＬ３は双安定回路３７をリセットさせず、カウンタ３
６は回路３１のτの変化によって無能にされる前に４（
「１００」）ＶＣクロックしながらカウント・ダウンす
る。したがってカウンタ３６の出力は第１表の直線・中
間符号変換にしたがってコード・ピッ）Ｃ２−ＣＯｅ提
供するが、ただしコード０の場合はカウンタは「７」に
リセットされる。
れた直線路について提供され、かくてＬｌ、Ｉ、２およ
びＬ３は双安定回路３７をリセットさせず、カウンタ３
６は回路３１のτの変化によって無能にされる前に４（
「１００」）ＶＣクロックしながらカウント・ダウンす
る。したがってカウンタ３６の出力は第１表の直線・中
間符号変換にしたがってコード・ピッ）Ｃ２−ＣＯｅ提
供するが、ただしコード０の場合はカウンタは「７」に
リセットされる。
Ｃ２−Ｃ［］が２進の０を読むときにカウンタ３６が停
止することを保証するために、カウンタ３６の出力Ｑ、
Ｃ，Ｑ、ＢおよびＱＡは共にＮＡＮＤデー）３８ＶＣ７
”−）されかつそのときＮＡＮＤ ）ｆ−ト３９に入る
双安定回路３７のＱによってカウンタ３６はコードＯに
なると停止する。カウンタ３６にセットされた値はいま
、Ｓ１０の次の発生まで一定に保たれる。
止することを保証するために、カウンタ３６の出力Ｑ、
Ｃ，Ｑ、ＢおよびＱＡは共にＮＡＮＤデー）３８ＶＣ７
”−）されかつそのときＮＡＮＤ ）ｆ−ト３９に入る
双安定回路３７のＱによってカウンタ３６はコードＯに
なると停止する。カウンタ３６にセットされた値はいま
、Ｓ１０の次の発生まで一定に保たれる。
中間符号のステップ・ビットを作るために、ＬＸＡまた
はＬＡＸも、制御りａツクによってステップされたシフ
ト・レジスタ４０の入力に進む。シフト・レジスタ４０
の出力Ｑ３−Ｑ９は、コード・ビットＣ２−ＣＤを用い
てカウンタ３６によってアドレス指定されるデータ・セ
レクタ４１のデータ入力にデータを供給する。かくてア
ドレスが決定されるので、ステップ・ビット、すなわち
直線符号の次の４ピツ） ｉ ＬＸＡからシフト・レジ
スタ４０およびデータ・セレクタ４１に進み、ＹＡに出
力を供給する。
はＬＡＸも、制御りａツクによってステップされたシフ
ト・レジスタ４０の入力に進む。シフト・レジスタ４０
の出力Ｑ３−Ｑ９は、コード・ビットＣ２−ＣＤを用い
てカウンタ３６によってアドレス指定されるデータ・セ
レクタ４１のデータ入力にデータを供給する。かくてア
ドレスが決定されるので、ステップ・ビット、すなわち
直線符号の次の４ピツ） ｉ ＬＸＡからシフト・レジ
スタ４０およびデータ・セレクタ４１に進み、ＹＡに出
力を供給する。
次にコード４の直線路を考えると、ＬＯはサイン・ビッ
トを供給し、カウンタ３６はＬｌ、Ｌ２およびＬ６が存
在する６つのクロック・サイクルで７から４までカウン
ト・ダウンする。かくてデータ・セレクタ４１のＤ４は
シフト・レジスタ４０のＱ６に現われるビットを出力し
、すなわち主カウンタ１５のカウント４〜７で順にＬ５
〜Ｌ８を出力するが、これらはそれぞれステップ・ビッ
ト５３−８Ｑである。
トを供給し、カウンタ３６はＬｌ、Ｌ２およびＬ６が存
在する６つのクロック・サイクルで７から４までカウン
ト・ダウンする。かくてデータ・セレクタ４１のＤ４は
シフト・レジスタ４０のＱ６に現われるビットを出力し
、すなわち主カウンタ１５のカウント４〜７で順にＬ５
〜Ｌ８を出力するが、これらはそれぞれステップ・ビッ
ト５３−８Ｑである。
いま第３Ｃ図から、工ＸＡおよび工ＸＢから導かれる２
つのデータ流はそれぞれ、１６ステツプにより双安定回
路３４からのサイン・ビット、カウンタ３６からのコー
ド・ビット、シフト・レジスタ４０からデータ・セレク
タ４１への４ステツプ・ビット、次に双安定回路３４′
からのサイン・ビット、カウンタ３６′からのコーに・
ビット、およびシフト・レジスタ４０′からの４ステツ
プ・ビットを選択して、フレーム当た９２個の８ビツト
中間符号チャネルを含むＹで１個の１６ビツト・チャネ
ル出力に組み合わせる、第２図の主カウンタ１５によっ
てアドレス指定される］６多重装置４２からの１の入力
に送られる。
つのデータ流はそれぞれ、１６ステツプにより双安定回
路３４からのサイン・ビット、カウンタ３６からのコー
ド・ビット、シフト・レジスタ４０からデータ・セレク
タ４１への４ステツプ・ビット、次に双安定回路３４′
からのサイン・ビット、カウンタ３６′からのコーに・
ビット、およびシフト・レジスタ４０′からの４ステツ
プ・ビットを選択して、フレーム当た９２個の８ビツト
中間符号チャネルを含むＹで１個の１６ビツト・チャネ
ル出力に組み合わせる、第２図の主カウンタ１５によっ
てアドレス指定される］６多重装置４２からの１の入力
に送られる。
Ａ法符号出力ＡＩを供給するために、中間符号の交互ビ
ットを反転させる必要がある。これはｒ−ト４３に交互
の２進の１および０人力を供給するカウンタ１５の出力
ｒＡＪと共にＹの出力をデートすることによって達成さ
れる。デート４３の出力は双安定回路４４によってタイ
ミングを合わせ直される。
ットを反転させる必要がある。これはｒ−ト４３に交互
の２進の１および０人力を供給するカウンタ１５の出力
ｒＡＪと共にＹの出力をデートすることによって達成さ
れる。デート４３の出力は双安定回路４４によってタイ
ミングを合わせ直される。
かくて１６個の入力ＴＤＭチャネルＬＸＡおよび１６個
の入力ＴＤＭチャネルＬＸＢの各１６ビツト直緑符号づ
けＰＣＭは、３２個のＴＤＭチャネルの各８ビットＡ法
符号づけＰＣＭとして出力される。
の入力ＴＤＭチャネルＬＸＢの各１６ビツト直緑符号づ
けＰＣＭは、３２個のＴＤＭチャネルの各８ビットＡ法
符号づけＰＣＭとして出力される。
回路３ｑは、回路３０のクロックから８クロツク・パル
スだけ離れているＳｌおよびＳ２によってクロックされ
ることが認められると思う。
スだけ離れているＳｌおよびＳ２によってクロックされ
ることが認められると思う。
いま第４Ａ図、第４Ｂ図および第４Ｃ図から、また第７
図のタイミング図、ならびに第２表から、Ａ法・直線変
換ブロック（第１図の４）は３２チャネルＡ法符号づけ
ＴＤＭデータ流ＡＲを２つの１６チヤネル直線符号づけ
ＴＤＭデータ流ＬＲＡおよびＬＲＢ Ｖｃ変換する。
図のタイミング図、ならびに第２表から、Ａ法・直線変
換ブロック（第１図の４）は３２チャネルＡ法符号づけ
ＴＤＭデータ流ＡＲを２つの１６チヤネル直線符号づけ
ＴＤＭデータ流ＬＲＡおよびＬＲＢ Ｖｃ変換する。
直線・Ａ法符号づけ変換器３と同様、Ａ法・直線符号づ
け器４ｆｌＡ法符づけデータＡＲの初度処２つの同一回
路（第４Ｂ図と第４Ｃ図）を備えている。ＬＲＡビット
流の処理を第４Ｂ図に関して詳しく説明するが、第４Ｃ
図のＬＲＢビット流の対応する素子はプライム記号（′
）によって変えられた同じ表示で識別される。第３図の
回路と同様、正負語の共通処理ができるだけ使用される
。
け器４ｆｌＡ法符づけデータＡＲの初度処２つの同一回
路（第４Ｂ図と第４Ｃ図）を備えている。ＬＲＡビット
流の処理を第４Ｂ図に関して詳しく説明するが、第４Ｃ
図のＬＲＢビット流の対応する素子はプライム記号（′
）によって変えられた同じ表示で識別される。第３図の
回路と同様、正負語の共通処理ができるだけ使用される
。
第２表から見られる通り、作られた直線符号は、コーに
７の場合の１からコード０および１の場合の７まで変化
するコードｔ−識別をする先行「口」（正の語）または
「１」（負の語）を数多く含む。
７の場合の１からコード０および１の場合の７まで変化
するコードｔ−識別をする先行「口」（正の語）または
「１」（負の語）を数多く含む。
コード・ビットは反転値ビットを伴うが、ただしコード
０の場合はこの接頭ビットは４ステツプ・ビット（Ｓ３
−ｓＱ）を伴う。
０の場合はこの接頭ビットは４ステツプ・ビット（Ｓ３
−ｓＱ）を伴う。
これから言及する第４Ａ図は、ビット流ＡＲを２ ＭＨ
ｚのクロック信号の立上ジ縁にタイミングを合わせ直す
双安定回路５０でＡＲを受信する。
ｚのクロック信号の立上ジ縁にタイミングを合わせ直す
双安定回路５０でＡＲを受信する。
ＡＲはいま、シフト・レジスタ５２にデータ流を加える
前にＡ法符号づけデータの交互ビットの反転を作るため
に、主カウンタ（第２図の１５）の人出力と共に、デー
ト５１において排他的ＯＲ接続される。
前にＡ法符号づけデータの交互ビットの反転を作るため
に、主カウンタ（第２図の１５）の人出力と共に、デー
ト５１において排他的ＯＲ接続される。
シフト・レジスタ５２からの各段Ｑｌ−Ｑ９の出力はい
ま、それぞれＬＲＡおよびＩ、ＲＢ−ビツト発生用の第
４Ｂ図ならびに第４Ｃ図の独立回路に加えられる。Ｉ、
ＲＡビット流を取ると、主カウンタ符号解読器１５から
の８７が存在するとき、サイン・ビット（ＳＢ）の反転
およびコード・ビット（Ｃ２−ＣＯ）の反転はシフト・
レジスタ５２の出力Ｑ４． Ｑ３．Ｑ２およびｑにそ
れぞれ存在しかつ反転によってカウンタ５５およびレジ
スタ５３にロードされる。
ま、それぞれＬＲＡおよびＩ、ＲＢ−ビツト発生用の第
４Ｂ図ならびに第４Ｃ図の独立回路に加えられる。Ｉ、
ＲＡビット流を取ると、主カウンタ符号解読器１５から
の８７が存在するとき、サイン・ビット（ＳＢ）の反転
およびコード・ビット（Ｃ２−ＣＯ）の反転はシフト・
レジスタ５２の出力Ｑ４． Ｑ３．Ｑ２およびｑにそ
れぞれ存在しかつ反転によってカウンタ５５およびレジ
スタ５３にロードされる。
カウンタ５５にロードされたカウントの値は、先行０の
要求に合致するＡＮＤ ｒ −ト５８および５９の作用
によってコード０の値についてｒｏｏｌｊに変形される
。
要求に合致するＡＮＤ ｒ −ト５８および５９の作用
によってコード０の値についてｒｏｏｌｊに変形される
。
カウンタ５５は、カウント１５（１１１１）の後で０（
００００）に戻る循環カウンタであジ、また７ドレスＯ
〜７．１４および１５に接続される「０」、アドレス１
３に接続される「１」、およびアドレス８に接続される
ＮＡＮＤ ／７＃−ト５７の出力を持つ多重装置５６を
アドレス指定する。
００００）に戻る循環カウンタであジ、また７ドレスＯ
〜７．１４および１５に接続される「０」、アドレス１
３に接続される「１」、およびアドレス８に接続される
ＮＡＮＤ ／７＃−ト５７の出力を持つ多重装置５６を
アドレス指定する。
ＮＡＮＤ ｅ −） ５７は、レジスタ５３の「】〜研
出力を組み合わせることによってコード０でば０の、そ
して他のすべてのコードでは１の接頭ビットを作る。
出力を組み合わせることによってコード０でば０の、そ
して他のすべてのコードでは１の接頭ビットを作る。
セット・ビットは、多重装置５６のアドレスＤ９〜Ｄ１
２に対する出力として８個の入力の内の１個を選択する
レジスタ５３の出力によシアドレス指定される多重装置
５４によってＡＲから選択される。
２に対する出力として８個の入力の内の１個を選択する
レジスタ５３の出力によシアドレス指定される多重装置
５４によってＡＲから選択される。
例えば正の語の特定な例を取れば、Ｓ７のコード３ｒ１
０１１Ｊはレジスタ５３にロードされ、またｒｏｌｌＪ
はカウンタ５５にロードされる。
０１１Ｊはレジスタ５３にロードされ、またｒｏｌｌＪ
はカウンタ５５にロードされる。
かくて２ＭＨｚクロックからの連続クロック・パルスに
よシ、多重装置５６は下記の出力順序を作る二パルス番
号 カウント アドレス 出カフ
３ Ｄ３ ０８ ４
Ｄ４ ０９５ Ｄ５０ １０ ６ Ｄ６ ０１１
７ Ｄ７ ０１２
８ Ｄ８ １１３ ９
Ｄ９ ８１１４ １０
Ｄｌｏ ５２１５ １１
Ｄｌｌ Ｓ３０ １２ Ｄｌ２
Ｓ４１ １３ Ｄｌ３
１２ １４ Ｄ１４０ ３ １５ Ｄｌ５０ ４ ０ ＤＯ０ ５１Ｄｌ ０ ６ ２ Ｄ２ ０適当なカ
ウンタ状態で、シフト・レジスタ５２からの所要出力は
Ｑ７であり、このＱ７は多重装置５４のＤ６人力に接続
されて、多重袋Ｒ５６のアドレスＤ９〜Ｄ１２で所要の
ステップ・ビットを供給することが注目される。タイミ
ング図（第７図）は正のコード６の入／出力に基づく。
よシ、多重装置５６は下記の出力順序を作る二パルス番
号 カウント アドレス 出カフ
３ Ｄ３ ０８ ４
Ｄ４ ０９５ Ｄ５０ １０ ６ Ｄ６ ０１１
７ Ｄ７ ０１２
８ Ｄ８ １１３ ９
Ｄ９ ８１１４ １０
Ｄｌｏ ５２１５ １１
Ｄｌｌ Ｓ３０ １２ Ｄｌ２
Ｓ４１ １３ Ｄｌ３
１２ １４ Ｄ１４０ ３ １５ Ｄｌ５０ ４ ０ ＤＯ０ ５１Ｄｌ ０ ６ ２ Ｄ２ ０適当なカ
ウンタ状態で、シフト・レジスタ５２からの所要出力は
Ｑ７であり、このＱ７は多重装置５４のＤ６人力に接続
されて、多重袋Ｒ５６のアドレスＤ９〜Ｄ１２で所要の
ステップ・ビットを供給することが注目される。タイミ
ング図（第７図）は正のコード６の入／出力に基づく。
最後に、多重装置５６からの出力流は負語の出力データ
流の反転を作るように、り” −） ６０のレジスタ５
３の出力Ｑ、Ｄからのサイン・ピットド共に排他的ＯＲ
接続されるが、デート６０は正路のデータ流に対して透
明を表わす。双安定回路６１はデータをＬＲＡに出力す
るため２ ＭＥｉｚクロックの立上り縁にタイミングを
合わせ直す。
流の反転を作るように、り” −） ６０のレジスタ５
３の出力Ｑ、Ｄからのサイン・ピットド共に排他的ＯＲ
接続されるが、デート６０は正路のデータ流に対して透
明を表わす。双安定回路６１はデータをＬＲＡに出力す
るため２ ＭＥｉｚクロックの立上り縁にタイミングを
合わせ直す。
ＬＲＢ発生のル１序は上記と同じであるが、ただしレジ
スタ５３′およびカウンタ５５′のローディングば８１
５で生じ（すなわちレジスタ５３およびカウンタ５５の
ローディングよシも８クロツク・パルス遅れて生じ）、
かくて６２チヤネル、８ビットＡ法符号づけＰＣＭ Ｔ
ＤＭ入力流ＡＲから所要の２個の１６チヤネル、１６ビ
ツト亘綜符号づけＰＣＭＴＤＭ出力流が作られる。第１
表と第２表はそれぞれ直線・Ａ法変換ならびにＡ法・直
線変換の符号づけ配列を示す。
スタ５３′およびカウンタ５５′のローディングば８１
５で生じ（すなわちレジスタ５３およびカウンタ５５の
ローディングよシも８クロツク・パルス遅れて生じ）、
かくて６２チヤネル、８ビットＡ法符号づけＰＣＭ Ｔ
ＤＭ入力流ＡＲから所要の２個の１６チヤネル、１６ビ
ツト亘綜符号づけＰＣＭＴＤＭ出力流が作られる。第１
表と第２表はそれぞれ直線・Ａ法変換ならびにＡ法・直
線変換の符号づけ配列を示す。
第１図は回路の主なブロックの図、第２図は第１図の共
通回路ゾロツクの概略ブロック図、第３Ａ図、第３Ｂ図
および第３Ｃ図は第１図の直線・Ａ法符号づけ回路ブロ
ックの概略ブロック図、第４Ａ図、第４Ｂ図および第４
Ｃ図は第１図のＡ法・直線符号づけ回路ゾロツクの概略
ブロック図、第５図は第２図の回路に関するタイミング
図、第６図は第３Ａ図、第６Ｂ図および第３Ｃ図の回路
に関するタイミング図、第７図は第４Ａ図、第４Ｂ図お
よび第４Ｃ図の回路に関するタイミング図である。 符号の説明：
通回路ゾロツクの概略ブロック図、第３Ａ図、第３Ｂ図
および第３Ｃ図は第１図の直線・Ａ法符号づけ回路ブロ
ックの概略ブロック図、第４Ａ図、第４Ｂ図および第４
Ｃ図は第１図のＡ法・直線符号づけ回路ゾロツクの概略
ブロック図、第５図は第２図の回路に関するタイミング
図、第６図は第３Ａ図、第６Ｂ図および第３Ｃ図の回路
に関するタイミング図、第７図は第４Ａ図、第４Ｂ図お
よび第４Ｃ図の回路に関するタイミング図である。 符号の説明：
Claims (7)
- （１）１つのＡ法符号づけＰＣＭ−ＴＤＭデータ流を２
つの直線符号づけＰＣＭ−ＴＤＭデータ流に変換する信
号変換回路であつて、１つのサイン・ビット、コード（
ｃｈｏｒｄ）番号を特徴とする複数個のコード・ビット
、および複数個のステップ・ビットを有する中間符号づ
けデータ流を供給するために、着信Ａ法符号づけデータ
流の交互ビットを反転するように配列された反転装置と
、前記中間符号づけデータ流をビット速度でステップさ
せるシフト・レジスタ装置と、着信データ流の交互フレ
ームによつてそれぞれ使用可能にされかつおのおのがシ
フト・レジスタ装置の所定の出力から受信されたコード
番号に同時にセットするようにされた記憶装置およびカ
ウンタ装置を含む各直線符号づけデータ流に関する変換
回路とを有し、カウンタ装置はコード番号によつて出力
を選択するとともに、各フレームに関して最初の２進値
の少なくとも１つの接頭ビット、記憶されたコード番号
による値の１つのビット、複数個のステップ・ビット、
他の２進値のビット、ならびに最初の２進値の複数個の
接尾ビットを選択する多重装置をアドレス指定するよう
にビット速度でカウントし、また反転装置はサイン・ビ
ット値に応じて多重装置の出力を通したり反転する、こ
とを特徴とする前記信号変換回路。 - （２）各中間変換回路は記憶されたコード番号によりシ
フト・レジスタ装置の出力の１つを選択する前記記憶装
置によつてアドレス指定される別の多重装置を含み、最
初の前記多重装置の入力に複数個のステップ・ビットを
供給する、ことを特徴とする特許請求の範囲第１項記載
による信号変換回路。 - （３）前記記憶装置はシフト・レジスタ装置のもう１つ
の所定の出力から受信されたサイン・ビットをも記憶し
、前記記憶されたサイン・ビットは前記反転装置に最初
の前記多重装置の出力を通したり反転する、ことを特徴
とする特許請求の範囲第１項記載による信号変換回路。 - （４）２つの直線符号づけＰＣＭ−ＴＤＭデータ流を１
つのＡ法符号づけＰＣＭ−ＴＤＭデータ流に変換する信
号変換回路であつて、それぞれの直線符号づけデータ流
を１つの中間符号づけデータ流に変換する２個の符号づ
け器と、出力Ａ法符号づけデータ流の交互フレームを供
給するように２個の符号づけ器の出力を交互に選択する
多重装置と、クロック信号に応じて中間符号づけデータ
流の交互ビットを反転してＡ法符号づけデータ流を供給
する反転装置とを含み、前記２個の符号づけ器はおのお
のフレーム同期信号に応じて着信信号からのサイン・ビ
ットを各フレームについて記憶する装置と、記憶された
サイン・ビットに応じて着信信号を反転したり通す反転
装置と、カウント装置は着信信号に存在する接頭ビット
の数をカウントしてコード番号を定める複数個のコード
・ビットを供給するように配列されたカウント装置と、
コード番号に応じてステップ・ビットとして出力するよ
うに接頭ビットに続く複数個のビットを選択する選択装
置とを含む、ことを特徴とする前記信号変換回路。 - （５）前記選択装置は着信信号が加えられるシフト・レ
ジスタを含み、前記シフト・レジスタの出力は前記コー
ド番号によりアドレス指定される多重装置に接続され、
したがつて前記シフト・レジスタ装置の１つの出力は最
初の前記多重装置のステップ・ビットを供給する、こと
を特徴とする特許請求の範囲第４項記載による信号変換
回路。 - （６）１つのＡ法符号づけＰＣＭ−ＴＤＭデータ流を２
つの直線符号づけＰＣＭ−ＴＤＭデータ流に変換しかつ
２つの直線符号づけＰＣＭ−ＴＤＭデータ流を１つのＡ
法符号づけデータ流に変換する信号変換回路であつて、
特許請求の範囲第１項、第２項、または第６項記載によ
る第１信号変換回路と、特許請求の範囲第４項または第
５項記載による第２信号変換回路とを含むことを特徴と
する前記信号変換回路。 - （７）着信ビット速度クロック信号および着信フレーム
同期信号に応じてタイミング信号を発生させるクロック
発生装置をさらに含む、ことを特徴とする特許請求の範
囲第６項記載による信号変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB08520037A GB2178879A (en) | 1985-08-09 | 1985-08-09 | Signal conversion circuits |
| GB8520037 | 1985-08-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6238619A true JPS6238619A (ja) | 1987-02-19 |
Family
ID=10583553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61186693A Pending JPS6238619A (ja) | 1985-08-09 | 1986-08-08 | 信号変換回路 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0211673A3 (ja) |
| JP (1) | JPS6238619A (ja) |
| CA (1) | CA1265251A (ja) |
| FI (1) | FI863226L (ja) |
| GB (2) | GB2178879A (ja) |
| ZA (1) | ZA865728B (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595424A (en) * | 1979-01-16 | 1980-07-19 | Nec Corp | Digital expander circuit |
| JPS56115047A (en) * | 1980-02-15 | 1981-09-10 | Nec Corp | Code converting circuit |
| JPS59140721A (ja) * | 1983-01-31 | 1984-08-13 | Nec Home Electronics Ltd | 非直線デイジタル・アナログ変換回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3104513C2 (de) * | 1981-02-09 | 1983-03-31 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur Umwandlung linear codierter PCM-Worte in nichtlinear codierte PCM-Worte und umgekehrt nichtlinear codierter PCM-Worte in linear codierte PCM-Worte gemäß einer dem A-Gesetz gehorchenden 13-Segment-Kennlinie |
| GB8324058D0 (en) * | 1983-09-08 | 1983-10-12 | Plessey Co Plc | Conference bridge circuit arrangement |
| BE897773A (nl) * | 1983-09-19 | 1984-03-19 | Bell Telephone Mfg Cy | Pulse code modulatie omzetter |
-
1985
- 1985-08-09 GB GB08520037A patent/GB2178879A/en not_active Withdrawn
-
1986
- 1986-07-31 ZA ZA865728A patent/ZA865728B/xx unknown
- 1986-08-06 FI FI863226A patent/FI863226L/fi not_active IP Right Cessation
- 1986-08-06 CA CA000515417A patent/CA1265251A/en not_active Expired - Lifetime
- 1986-08-08 JP JP61186693A patent/JPS6238619A/ja active Pending
- 1986-08-08 EP EP86306166A patent/EP0211673A3/en not_active Withdrawn
-
1989
- 1989-05-04 GB GB8910237A patent/GB2218236A/en not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595424A (en) * | 1979-01-16 | 1980-07-19 | Nec Corp | Digital expander circuit |
| JPS56115047A (en) * | 1980-02-15 | 1981-09-10 | Nec Corp | Code converting circuit |
| JPS59140721A (ja) * | 1983-01-31 | 1984-08-13 | Nec Home Electronics Ltd | 非直線デイジタル・アナログ変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0211673A3 (en) | 1989-05-03 |
| GB2178879A (en) | 1987-02-18 |
| EP0211673A2 (en) | 1987-02-25 |
| FI863226A7 (fi) | 1987-02-10 |
| GB8910237D0 (en) | 1989-06-21 |
| ZA865728B (en) | 1987-09-30 |
| GB8520037D0 (en) | 1985-09-18 |
| CA1265251A (en) | 1990-01-30 |
| GB2218236A (en) | 1989-11-08 |
| FI863226A0 (fi) | 1986-08-06 |
| FI863226L (fi) | 1987-02-10 |
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