JPS59140721A - 非直線デイジタル・アナログ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はディジタル信号をアナログ信号に変換するディ
ジタル・アナログ変換回路に関し、特に非直線変換され
たディジタル信号にその逆の非直線変換を加えてアナロ
グ値に変換することによシ直線特性を有するアナログ信
号を取シ出す非直線ディジタルΦアナログ変換回路に関
するものである。

背景技術 近年、電子技術の急速な発達に伴なって各種装置がディ
ジタル化される傾向にある。例えばオーディオ信号の磁
気記録に於いてはゞ、アナログ信号をディジタル信号に
変換した後に、コード変調を加えて磁気記録媒体として
の磁気テープに記録を行なっている。この場合、分解能
を高めた状態でアナログ値のオーディオ信号をディジタ
ル値に変換しようとすると、例えばｌＯ−ビツト必要に
なる。しかし、このようにピット数の多いディジタル信
号を磁気記録に用いた場合には、記録情報量が大幅に増
大してしまう。

これに対して、オーディオ信号のディジタル値への変換
ピット数を減らして例えば８ビツトにすると、記録情報
量も減少して上記問題が解決されるが、ピット数の減少
に伴なってディジタル信号の分解能が低下するために音
質が悪化する。

このような問題を解決するものとしては、オーディオ信
号を例えば１０ビツトのディジタル信号に変換し、との
ディジタル信号を非直線変換によシ８ピットの信号に再
び変換した後に記録することによシ、８ビツトの信号で
１０ビツト相当の分解能を得るようにした磁気記録方式
が提案されている。この場合、１０ビツトのディジタル
信号を８ビツトのディジタル信号に非直線変換するには
、例えば第１図に示す様なアルゴリズムの処理を実行す
ることによシ行なわれている。これは、まず最初にアナ
ログ値のオーディオ信号を符号ビットを含む１０ビツト
のディジタル信号に変換する。次に符号ビットはそのま
ま出力し、残シ９ビットで表わされる値によってＯ〜１
５．１６〜６３．６４〜３１９゜３２０〜５１１の４種
に区分する。ここで、ディジタル値が０−１５の場合に
は、下位７ビツトに上記符号ピットを加えて８ビット信
号とする。

ディジタル値が１６〜６３の場合には、下位方向に１ピ
ツトシフトさせて下位ｉビットを切シ捨る。次に８を加
算した後に下位７ビツトを符号ピットとともに出力する
。

ディジタル値が６４〜３１９の場合には、下位方向に２
ビツトシフトさせて下位２ビツトを切シ捨る。次に２４
を加算した後に下位７ビツトを符号ビットとともに出力
する。

ディジタル値が３２０〜５１１の場合には、下位方向に
３ビツトシフトさせて下位３ピツトを切シ捨てて最上位
ビットを“０″とする。１次に６４を加えた後に下位７
ビツトを符号ビットとともに出力する。

このような処理を繰シ返すことによって１０ピット信号
が８ビツトに非直線変換されるものである。

このような方式によシ変換されたディジタル値のオーデ
ィオ信号が記録されている磁気テープを再生するに際し
ては、その再生回路に非直線特性を有する８ビツトの再
生ディジタル信号を直線特性を有するアナログ値のオー
ディオ信号に変換する非直線ディジタル・アナログ変換
回路が必要になる。そして、この非直線ディジタル・ア
ナログ変換回路としては、マイクロプロセッサ−等の演
算処理回路を用いて上記第１図に示したアルゴリズムの
逆処理を行なうように構成されている。

しかしながら、上記構成による非直線ディジタル・アナ
ログ変換回路に於いては、演算回路を用いて処理するも
のであるために回路が複雑でかつ高価なものとなってし
まう。また、上記構成に於いては、演算処理に時間を要
するために高速処理が行なえない等の種々問題を有して
いる。

発明の開示 従って、本発明による目的は、演算処理を必要としない
簡単な構成であシながら、所望の非直線特性を持たせて
ディジタル信号をアナログ信号に変換することが出来る
非直線ディジタル・アナログ変換回路を提供することで
ある。

このような目的を達−成するために本発明は、ディジタ
ル入力信号によってアＰレスされるメモリを設け、この
メモリの各番地に非直線変換値をそれぞれ記憶させると
ともに、その読み出し出力信号をアナログ信号に変換す
ることによシ、ディジタル入力信号を非直線変換したア
ナログ信号を得るものである。

このように構成された回路に於いては、上述した従来の
回路の様に複雑な演算処理を行なう回路が不要とガるた
めに、回路構成が簡略化されて安価となる。また、本発
明に於いては、ディジタル入力信号によってメモリの番
地を指定することによシ、その番地に予め記憶されてい
る非直線変換値を睨み出してアナログ値に変換するもの
であるためにダイレクト処理となシ、これに伴なって従
来の様な演算処理時間が不要となって処理速度が向上す
るとともに、メモリ内容を変更するのみで非直線変換特
性が自由にかつ容易に変えられる等の種々優れた効果を
有する。

発明を実施するための最良の形態 第２図は本発明による非直線ディジタル・アナログ変換
回路の一実施例を示す回路図である。

同図に於いて１は第３図（ａ）に示す一定周期のコンノ
々−トコマント信号ＣＣを入力することによコマンド信
号００の反転信号と制御信号Ａとの一致部分に相当する
第３図（ｃ）に示す制御信号Ｂおよびコンバートコマン
ド信号ＯＣと制御信号Ｂの一致部分に相当する第３図（
ｄ）に示す制御信号０を発生する制御回路、２は第１ラ
ッチ回路であって、非直線状態にウェイト付けされてい
るディジタル入力信号ＩＮをコンパ−トコマンＰ信号０
０の立ち上多時にラッチして出力する第１ラッチ回路、
３はコンバートコマンド信号００を反転して第３図（、
）に示す出力信号りを発生するインバータ、４はインノ
々−夕３の出力信号りを最下位ピットとし、＄１ラッチ
回路２から発生されるラッチ出力信号Ｅを第２〜第９ピ
ツトとするアドレス信号Ｆによシ番地指定が行なわれる
とともに、制御部１から供給される制御信号Ａの”Ｌ″
期間於いて読み出されるメモリ回路であって、最下位ピ
ットを”Ｏｏとする番地と”１″とする番地の２番地に
わたってラッチ出力信号Ｅを１０ピット信号に非直線変
換した非直線変換値がディジタル信号としてそれぞれ記
憶されている。つまシ、最下位ピットが”０″で２〜９
ビツトがラッチディジタル入力信号Ｅである番地には、
ラッチ出力信号Ｅを非直線変換した非直線変換値の上位
２ビツトが記憶されてお勺、最下位ピットが１１”で２
〜９ピツトがラッチ出力信号Ｅである番地には上記非直
線変換値の上位８ピツトがそれぞれ記憶されている。

これはメモリ回路４が８ビツト構成であるために、ｌＯ
ピットの非直線変換値を記憶するには２番地を必要とす
るためであって、アドレス信号Ｆの最下位ピットを切シ
換えることによってこの番地の切換指定を行なっている
ものである。

５はメモリ回路４から発生されるメモリ出力信号Ｇの下
位２ビット信号を入力とする第２ラッチ回路であって、
制御部１から発生される制御信号Ｂの立ち上シ時に入力
信号をラッチして出力する。６は第３ラッチ回路であっ
て、制御部１から発生される制御信号０の立ち上シによ
って第２ラッチ回路５の出力信号Ｈをラッチして出力す
る。７は第４ラッチ回路であって、制御信号０の立ち上
シ時にメモリ出力信号Ｇをラッチして出力する。８は第
３ラッチ回路６の出力信号Ｉを上位ビットし、かつ第４
ラッチ回路７の出力信号Ｊを下位ピットとする１０ピツ
ト構成の非直線変換値をアナログ値に変換して出力する
ディジタル・アナログコンノ々−夕である。

このように構成された回路に於いて、一定周期でかつデ
ユーティ−が５０％である第３図（、）に示すコンバー
トコマンド信号００が供給されると、制御回路１は出カ
ポ−）　Ｃｈ〜０３から上述した様に第３図（ｂ）〜（
ｄ）に示す３種の制御信号Ａ〜０を発生する。

一方、第１ラッチ回路１はコンバートコマンド信号００
の立ち上シ時に非直線のウェイト付けがなされているデ
ィジタル入力信号１．Ｎをラッチしてラッチ出力信号Ｅ
を第３図（ｆ）に示すように発生する。つまシ、コンノ
々−トコマント信号ＯＣが立ち上る毎にディジタル入力
信号ＩＮをラッチしてラッチ出力信号Ｅ１”２ｔ”８・
・・・・・　とじて第３図（ｆ）に示すように出力され
ることになる。

このようにして発生されたラッチ出力信号Ｅは、インバ
ータ３の出力信号りを最下位ピットとして加えられるこ
とによシアドレス信号Ｆに変換されてメモリ回路４のア
ドレス入力端Ｐ０〜Ｐ。

に供給される。従って、このメモリ回路４はこのアドレ
ス信号Ｆによって番地指定が行なわれることになる。こ
の場合、アドレス信号Ｆの最下位、メット信号ハ、コン
バートコマンド信号ｃ。

を反転したものであるために、コン／マートコマント信
号００の前部半周期間に於いてはアドレス信号Ｆの最下
位ピットが０″となシ、後部半周期間に於いてはアドレ
ス信号Ｆの最下位ピットが“１″となる。そして、この
最下位ピットが”Ｏ“となる出力信号りの”Ｌ“期間に
制御信号人が１Ｌ″になると、アドレス信号Ｆによって
指定された番地に記憶されている非直線変換値の上位２
ビット信号が出カポ−）０１，０□からメモリ出力信号
Ｇｌ−ａとして第３図（ｇ）に示すように発生されて第
２ラッチ回路５に供給される。また、制御信号人が次の
周期に於いて”Ｌ″となることによシメモリー回路４の
読み出しが行なわれると、この時点に於いてはインノ々
−夕３の出力信号が″Ｈ″と力ってアドレス信号Ｆの最
下位ピットが“１″となっているために、指定番地が１
番地ずらされて上記非直線変換値の下位８ビット信号が
メモリ出力信号Ｇ１−ｂとして第３図（ｇ）に示す様に
発生されて第４ラッチ回路７に供給される。次に、制御
信号Ｂがコンノ々−トコマント信号００の立ち下シに同
期して制御信号Ｂが立ち上ると、第３図（ｇ）に示すメ
モリ出力信号Ｇ１−ａが第２ラッチ回路５にラッチされ
て第３図（ｈ）に示すように出力信号ＨＧＩ−ａとして
出力される。次に制御信号Ｃが第３図（ｄ）に示す様（
コンパ−トコマンｒ信号００の立ち上シに同期して発生
されると、まず第３ラッチ回路６が第２ラッチ回路５の
第３図（ｈ）に示す出力信号ＨＧＩ　−ａをラッチして
第３図（ｉ）に示すように出力信号ＩＧＩ−ａとして出
力される。また、制御信号０が立ち上ると、第４ラッチ
回路７がメモリ回路１からこの時点に於いて発生されて
いる第３図（ｇ）に示すメモリ出力信号ｏ１−ｂをラッ
チして第３図０）に示す出力信号ＪＧＩ−ｂとして出力
される。ここで、第３ラッチ回路６の出力信号ＩＧ１−
ａと第４ラッチ回路７の出力信号ＪＧ１−ｂはディジタ
ル入力信号ＩＮをラッチした第２２と子回路２の出力信
号Ｅ１に対する非直線変換値の上位２ビツトと下位８ピ
ツトであシ、この両川力信号は同時に発生される。そし
て、この第３．第４ラツチ回路６，７の出力信号ＩＧ１
−　ａ　、　ＪＧＩ−ｂは、１０ビツトの信号として合
成された後にディジタル・アナログコンバータ夕８に於
いてアナログ値に変換されることによシ、直線特性に変
換されたアナログ信号として出力される。

このような動作を繰シ返すことによシ、非直線にウェイ
ト付けされているディジタル入力信号ＩＮが直線特性を
有するアナログ信号として順次出力されることになる。

このように構成された回路に於いては、メモリ回路４に
記憶されている非直線変換値をディジタル入力信号によ
ってアドレスすることによシ読み出してアナログ信号に
変換するものであるために、前述した従来回路の様な複
雑な演算回路が不要になるとともに、その変換速度が極
めて早いものとなる。

なお、上記実施例に於いては、８ピツト出力構成のメモ
リ回路（ＦＲＯＭ）を用いた場合について説明したが、
目的とするピット数（１０ピツト）の出力が得られるメ
モリ回路を用いても良く、この場合には第１ラッチ回路
２の出力信号そのもののみをアドレス信号として用いれ
ば良いことになシ、またこのメモリ回路４の出力側はラ
ッチ回路７とディジタル・アナログコンバータ８のみに
よって構成されることになる。

【図面の簡単な説明】

第１図はアナログ信号を非直線特性を有するディジタル
信号に変換する場合の一例を示すアル町リズムを表わし
た図、第２図は本発明による非直線ディジタル・アナロ
グ変換回路の一実施例を示す回路図、第３図（ａ）〜（
ｊ）は第２図に示す回路の各部動作波形図である。 １・・・制御部、２，５，６，７・・・第１〜第４ラツ
チ回路、３・・・インノ々−タ、４・・・メモリ回路、
８・・・ディジタル・アナログコンバータ。 出　願　人　　新日本電気株式会社

Claims (1)

【特許請求の範囲】
1. （１）ディジタル入力信号を所定周期でラッチして出力
   する第１ラッチ回路と、この第１ラッチ回路の出力信号
   によシ指定された番地の内容が読み出されるメモリ回路
   と、このメモリ回路の出力信号をアナログ信号に変換し
   て出力するディジタル拳アナログコンノ々−夕とを備え
   、前記メモリ回路の各番地にそれぞれ非直線変換値を記
   憶させたことを特徴とする非直線ディジタル・アナログ
   変換回路。