JPS6238937A - 浮動小数点演算における保護桁処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 通常浮動小数点の加減算を行う場合、２つのオペランド
を桁合わせするためにシフトを行うが。

その際、有効桁に保護桁を加えた長さでシフトし９後に
保護桁のデータを用いて丸め処理を行い、有効桁の精度
を保障しているが、保護桁のデータは加算時と減算時と
で異なった処理が必要となるため、これを専用のハード
ウェア機構を用いて簡単かつ高速に実行できるようにす
る。

〔産業上の利用分野〕

本発明は、計算機の演算装置に関するものであり、特に
浮動小数点演算における保護桁の処理方式に関する。

（従来の技術〕 浮動小数点形式のデータは、指数部と仮数部とで構成さ
れており、加減算の場合には、２つのオペランドの指数
部が異なっているとき、これを一致させるために仮数部
のシフト補正（桁合わせ）が必要となる。

仮数部のシフト補正では、有効桁の２倍の長さのレジス
タが用意できればよいが、ＡＬＵ　（算術演算ユニット
）等のハードウェア量が増大するために、ｉｉｌ常、有
効桁長に保護ビ・ノドと呼ばれる３桁のビットを付加す
ることで代替している。

第５図は保護ビットの説明図である。Ｇ、Ｒ。

Ｓは保護ビットを構成する３つのビットを表し。

それぞれＧビット（Ｇｕａｒｄ　ｂｉｔ）　、　　Ｒビ
・ノド（Ｒｏｕｎｄ　ｂｉｔ）　、　　Ｓビット　（Ｓ
　ｔｉｃｋｙ　ｂｉｔ）と呼ばれる。

仮数を右シフトするとき、ＬＳＢからシフト出力された
仮数の下位ビットは、順次、Ｇ、Ｒ，Ｓの各ビソトヘシ
フト入力される。Ｓビ・ノドは以前の入力ビットを累積
する。すなわちＲビ・ノドよりも下位のビットに１つで
も“１”があれば“１”となり、マイクロ命令でリセッ
トされるまで保持する。またＳビットは、左シフトの場
合シフト動作から切り離され、Ｒビットには“０”が入
力される。

浮動小数点の加減算では、有効桁内での精度を保障する
ために、演算は有効桁数に上記した保護ビットの桁数を
加えて行い、演算終了後に保護ビットの値に基づく一定
の論理にしたがって丸めキャリ　（桁上げ）を生成し、
丸めを行っている。

第６図は、加算時の保護ビア）Ｇ、Ｒ，Ｓの状態を示す
図である。Ａ、Ｂはオペランドで＋”Ｉ＋８２はＡ、Ｂ
の指数部、ｆ、、ｆ、はＡ、Ｂの仮数部をそれぞれ表し
ている。

ここでｅ、＞８２であるとすれば、オペランドＢの指数
部ｅ２をｅｌに合わせるために、Ｂの仮数部ｆ２を（ｅ
ｌ−０２）桁だけ右シフトして桁合わせする必要がある
。この結果、オペランドＡの保護ビットＧ、Ｒ，Ｓは（
０００）であるが。

オペランドＢの保護ビットＧ、Ｒ，Ｓはｆ２のＬＳＢか
らシフト出力された下位（ｅｌ−ｅｚ）ビットに基づく
所定の値をとる。

このような加算の場合には、Ａの（Ｇ、Ｒ，５−ＯＯＯ
）十Ｂの（Ｇ、Ｒ，Ｓ）となるので、ＢのＧ、Ｒ，Ｓを
そのまま用いて丸めを行うことができる。

これに対して減算の場合には、Ａの（Ｇ、Ｒ。

５＝ＯＯＯ）　−Ｂの（Ｇ、Ｒ，Ｓ）の演算が必要とな
り、ファームウェアによりオペランドＢの（Ｇ、Ｒ，Ｓ
）の補正、具体的には（００）−（Ｇ。

Ｒ）の補数化処理、が行われる（Ｓは下位ビットにおけ
る１″の有無を示すため補数化しない）。

ところで、このような保護ビット補正を伴う浮動小数点
加減算方式をとる計算機では、有効桁演算用のＡＩ、Ｕ
と保護ビット用のフラグレジスタとを用い、保護ビット
の減算補正は、ファームウェアによって行っているのが
普通である。

第７図は、上述した方式の加算および減算の処理フロー
であり、オペランドの読み出し、指数演算、仮数桁合わ
せを行った後、加算の場合と減算の場合とを切り分け、
加算の場合には、仮数加算。

丸め、結果格納の順で行われるが、減算の場合には、仮
数減算と保護ビット補正を別々に行い、その後で丸め、
結果格納が行われることを示している。

〔発明が解決しようとする問題点〕

従来の保護ビットを使用する浮動小数点方式の加算およ
び減算処理では、減算の場合に保護ビットの補正をファ
ームウェアで行うため、加算にくらべて演算時間が長く
なり、制御も複雑になるという問題があった。

〔問題点を解決するための手段〕

本発明は、仮数部の語長しか持たないＡＬＵを用い、加
減算実行時の保護ビットの補正演算を。

ファームウェア処理によらずに、ＡＬＵとは別に専用の
ハードウェア機構を設けて行うことにより。

処理の高速化を図るものである。

第１図は本発明の原理的構成を示す図である。

図において。

１および２は入力オペランドを保持するオペランドレジ
スタ。

３はオペランドレジスター、２の入力オペランドについ
て加減算等の算術演算を行うＡＬＵ　（算術演算ユニッ
ト）。

４はオペランドレジスタ１および２の一方を選択するセ
レクタ。

５はＧ、Ｒ，Ｓの保護ビットを保持する保護桁レジスタ
。

６は保護ビットの減算補正と丸めのキャリ生成を行う丸
めキャリ論理回路である。

〔作用〕

オペランドレジスタ１．２には、加算あるいは減算すべ
き２つのオペランドの仮数が設定される。

桁合わせのため、２つのオペランドの指数比較を行い、
たとえばオペランドレジスタ２の仮数を右シフトするこ
とが決定されると、セレクタ４は下側の人力を選択する
ように制御される。

オペランドレジスタ２の最下位桁（Ｌ　Ｓ　Ｂ）からシ
フト出力された仮数の下位ビットは、保護桁レジスタ５
へＧビット側からシフト人力される。

丸めキャリ論理回路６は、保護桁レジスタ５のＧ、Ｒ，
Ｓビットについて、加算実行時に（００）　＋（ｃ、　
　Ｒ）　、そして減算実行時に（００）−（Ｇ、Ｒ）の
補正を行い、その結果に基づいて丸めキャリを生成し、
ＡＬＵに印加する。

第２図は１本発明力式による加減算の処理フローである
。図示のように、オペランド読み出し。

指数演算、仮数桁合わせを順次行った後、加算の場合に
は仮数加算、丸め、結果格納を行い、減算の場合には仮
数減算、丸め、結果格納を行う。

このように、減算の場合の保護ビットの補正はハードウ
ェアで実行されるため、従来ファームウェアで行ってい
た保護ビット処理に要していた時間が短縮され、加算と
減算の丸め処理がほぼ同等の時間で実行可能となる。

〔実施例） 第３図は本発明の１実施例の構成図である。

図において、１および２はオペランドレジスタ。

３はＡＬＵ、４はセレクタ、５は保護桁レジスタ。

６は丸めキャリ論理回路、７は保護ピント補正回路、８
は丸めキャリ生成回路、９はセレクタ、１０は内部バス
を表している。またＣＮＴＬ−１ないしＣＮＴＬ−４は
マイクロ命令に基づいて与えられる制御信号である。

ＣＮＴＬ−１は、オペランドレジスターとオペランドレ
ジスタ２に格納されているオペランドの指数部を比較し
てその大小判定を行ったマイクロ命令により与えられる
。たとえば、常に小さい方のオペランドをもつオペラン
ドレジスタを１ｌＨＲするように制御される。

ＣＮＴＬ−２は、保護桁レジスタ２への書き込みを制御
するために与えられる。たとえば、オペランドレジスタ
ーあるいは２からシフト出力された仮数の下位ビットを
シフト入力する場合、あるいは保護桁レジスタ２から読
み出した保護ビットＧ、Ｒ，Ｓを丸めキャリ論理回路６
の保護ビット補正回路７で補正した結果を保護桁レジス
タ２へ再書き込みする場合などのときに与えられる。

ＣＮＴＬ−３は、丸めキャリ論理回路６内の保護ビット
補正回路７と丸めキャリ生成回路７とを、　　　　　　
　逐次的に機能化するために与えられる。

ＣＮＴＬ−４は、セレクタ９において、ＡＬＵ３のキャ
リ入力Ｃ４ｎとして丸めキャリ生成回路７で生成した丸
めキャリＲｃを選択するか、下位データからのキャリＣ
を選択するか固定値“０”あるいは１”を選択するかを
指示するために与えられる。

これらの制御信号ＣＮＴＬ−１ないしＣＮＴＬ−４の制
御のもとに、オペランドレジスタの一方からシフト出力
された仮数の下位ビットに基づき生成された保護ピッｌ
−Ｇ、　Ｒ，Ｓは、まず保護桁レジスタ５から保護ビッ
ト補正回路７へ読み出され、減算のときにのみ補正され
て、保護桁レジスタ５へ書き戻される。

次に、補正済みの保護ピッ）Ｇ、Ｒ，Ｓは、保護桁レジ
スタ５から丸めキャリ生成回路８へ読み出され、丸めキ
ャリＲｅを生成するために使用される。

生成された丸めキャリＲｅは、ＡＬＵ３の演算タイミン
グに合わせてＣｉｎへ入力され、丸められた演算結果は
、内部バス１０へ出力される。

第４図に、保護ビット補正回路７の論理テープルを示す
。演算が加算（ａ＋Ｊ＋Ｊ）か減算（ｓｕｂ）か、およ
び保持指定か更新指定かに応じて９図示のようなＧＲ３
の変換を行う。

〔発明の効果〕

本発明によれば、保護ビット補正をハードウェアで行う
ので、減算操作特有の保護ビット補正のステップを省略
できるため、ファームウェアの演算ステップの削減と実
行時間の短縮が図れる。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図は本発明
方式による加減算実行時の処理フロー。 第３図は本発明の１実施例の構成図、第４図は第３図の
実施例における保護ビット補正回路の論理テーブルを示
す説明図、第５図は保護ビットの構成を示す説明図、第
６図は加算時の保護ビットの状態を示す説明図、第７図
は従来方式による加減算実行時の処理フローである。 第１図において。 １および２：オペランドレジスタ ３：ＡＬＵ ４；セレクタ ５：保護桁レジスタ ６：丸めキャリ論理回路 特許出願人　　パナマアコム株式会社 代理人弁理士　長谷用　文廣（外１名）オ（免日励斤玉
里伯り汗１１威 ￥ＪｌｌＺ］ 不化９助焚迄例溝厖 巣３”　　　　　　−’）ｎ７− η２国 １を重ビーｈ’＋ｔ、ｉａ了をのち値玉里テーア゛ｊし
力４閃 加裁育 娼　め １へ°つント暦Ｌ １１畝嘱１ イ反Ｕ１令汽ｉ− 慎重 ４ｂ、■（鴛％　　　　　　　　　　　　　　　４万り
駁力口ＩＥ「−”−−”−１ ：　　　　ヒエシト７彊１＊　　：　　　　　　　　　
　カー　め第　６０ 拓　７　国

Claims (1)

1. 【特許請求の範囲】 算術演算ユニット（３）と、保護桁レジスタ（５）とを
   用いて浮動小数点演算を実行する計算機において、 保護桁レジスタ（５）に設定されている保護ビットの減
   算補正を行う機能を有する専用の丸めキャリ論理回路（
   ６）をそなえ、 浮動小数点減算の実行時に、仮数桁合わせの後、仮数部
   減算操作を行うと同時に上記丸めキャリ論理回路（６）
   により、保護桁レジスタ（５）に設定された保護ビット
   の減算補正し、丸めキャリを生成することを特徴とする
   浮動小数点演算における保護桁処理方式。