JPH0456349B2

JPH0456349B2 -

Info

Publication number: JPH0456349B2
Application number: JP56140768A
Authority: JP
Inventors: Noboru Imauji
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-09-07
Filing date: 1981-09-07
Publication date: 1992-09-08
Also published as: JPS5843047A

Description

【発明の詳細な説明】この発明は、電子式卓上計算機に係り、特にマ
イクロプログラム方式の演算制御装置に関する。
従来、マイクロプログラム方式の演算制御装置を
備えた電子式卓上計算機は、例えば第１図ａに示
すように構成されている。図において、１１は被
演算数、演算数および四則演算や関数演算等を行
うための各種の演算信号を入力するためのキーボ
ードで、このキーボード１１から入力された被演
算数、演算数および演算信号はそれぞれ、加減算
回路１２、アドレスカウンタ１３、アドレスデコ
ーダ１４をそれぞれ経由してメインROM１５に
供給され、押圧されたキーに対応するメイン
ROM１５の特定のアドレスをアクセスする。メ
インROM１５には、種々の制御プログラム（マ
イクロプログラム）及びデータが記憶されてお
り、選択されたアドレスの制御プログラムがイン
ストラクシヨンデコーダ１７に供給される。この
インストラクシヨンデコーダ１７には、アドレス
補助カウンタ１６のカウント値が入力され、上記
制御プログラムとカウント値とに基づいて電子式
卓上計算機の各回路を制御するための各命令信号
および各ゲート制御信号が出力される。上記アド
レス補助カウンタ１６は、上記メインROM１５
から１つ命令に対応する制御プログラムが読み出
されてから次の命令に対応する制御プログラムが
読み出されるまでの期間に、システムクロツクに
同期して順次カウントアツプされ、このカウント
値に応じてインストラクシヨンデコーダ１７を制
御する。換言すれば、アドレス補助カウンタ１６
は、１つの命令を実行するに当たつて行われる各
回路及び各ゲートの動作の一部を各カウント値に
応じて制御しており、このアドレス補助カウンタ
１６の複数のカウント値で１つの命令が実行され
る。このアドレス補助カウンタ１６には、加減算
回路１２から出力されるキヤリー信号Caが供給
され、このキヤリー信号Caによつて所定のカウ
ント値がプリセツトされる。すなわち、キヤリー
信号Caが出力された時には、例えばアドレス補
助カウンタ１６の最上位ビツトに「１」がセツト
されることにより、システムクロツクのカウント
動作とは異なるデータがプリセツトされることに
なる。このプリセツト値に応じてインストラクシ
ヨンデコーダ１７の出力が切り換えられて、桁上
げのための処理あるいは関数演算等の際に用いら
れる他の処理を行うための命令信号およびゲート
制御信号が出力される。

四則演算を例にとると、キーボード１１から被
演算数が入力され、メインROM１５に記憶され
た制御プログラムにより被演算数であることが判
定されると、上記インストラクシヨンデコーダ１
７から出力される各命令信号および各ゲート制御
信号により、アドレスレジスタ（Ｘ）１８、アド
レスレジスタ（Ｙ）１９が制御されて入力された
被演算数のRAM２０への記憶位置が決定され、
入力された数字に対応するデータがRAM２０に
記憶される。また、上記各命令信号および各ゲー
ト制御信号により表示回路２１および表示器２２
が制御されて被演算数が表示器２２に表示され
る。例えば被演算数が「1234」であれば、第１図
ｂに示すように、RAM２０の予め定められた特
定の記憶領域に各数字のキー入力毎に順次記憶領
域を移動しながら桁毎に記憶されると共に、表示
器２２により「1234」が表示される。演算キーが
押圧されると、押圧されたキーに対応する演算信
号が加減算回路１２、アドレスカウンタ１３、ア
ドレスデコーダ１４をそれぞれ経由してメイン
ROM１５に供給され、押圧された演算キーに対
応するメインROM１５の特定のアドレスがアク
セスされる。メインROM１５から読み出された
制御プログラムとアドレス補助カウンタ１６のカ
ウント値とに基づいてインストラクシヨンデコー
ダ１７から各命令信号および各ゲート制御信号を
出力することにより、押圧された演算キーに対応
する処理に必要な各回路の制御が行われる。キー
ボード１１から演算数が入力され、メインROM
１５に記憶された制御プログラムにより演算数で
あることが判定されると、上記インストラクシヨ
ンデコーダ１７から出力される各命令信号および
各ゲート制御信号により、アドレスレジスタ
（Ｘ）１８、アドレスレジスタ（Ｙ）１９が制御
されてRAM２０の記憶位置が決定され、入力さ
れた演算数に対応するデータがRAM２０に記憶
される。また、この演算数が表示回路２１を介し
て表示器２２に表示される。演算数が「567」で
あれば、第１図ｂに示すように、RAM２０の上
記被演算数とは別の予め定められた特定の記憶領
域にキー入力毎に順次記憶領域を移動しながら桁
毎に記憶され、表示器２２により「456」が表示
される。

続いて、イコールキーが押圧され、このキーに
対応する演算信号がアドレスカウンタ１３、アド
レスデコーダ１４を経由してメインROM１５に
供給されると、対応する特定のアドレスがアクセ
スされ、メインROM１５の制御プログラムと上
記アドレス補助カウンタ１６のカウント値に応じ
てインストラクシヨンデコーダ１７から各命令信
号および各ゲート制御信号が出力され、演算が開
始される。

この演算に際しては、メインROM１５の制御
プログラムにより、RAM２０から演算数を１桁
ずつ読み出して加減算回路１２を介してアキユー
ムレータ２３に一時記憶し、被演算数を１桁ずつ
加減算回路１２を介して転送レジスタ２４に一時
記憶して、加減算回路１２により演算を行なつ
て、この演算値を各桁毎にRAM２０の上記被演
算数や演算数とは異なる予め定められた所定の記
憶領域に記憶して行く。上記演算が加算であれ
ば、第１図ｂに示すように、被演算数「1234」と
演算数「567」との加算結果「1801」がRAM２
０の予め定められた特定の記憶領域に記憶される
と共に、表示器２２により「1801」が表示され
る。

この際、被演算数や演算数が記憶されていない
RAM２０の記憶領域の上位ビツトには「０」が
入力されていると見做して最上位ビツトまで上述
した演算を繰り返す。そして、演算の途中で加減
算回路１２からキヤリー信号Caが出力されると、
アドレス補助カウンタ１６の最上位ビツトに
「１」がセツトされ、上記メインROM１５から
読み出された制御プログラムと上記アドレス補助
カウンタ１６のカウント値とに基づいてインスト
ラクシヨンデコーダ１７が制御され、各命令信号
および各ゲート信号が切り換えられて桁上げのた
めの処理が行なわれるようになつている。

このような構成において、RAM２０の被演算
数や演算数が入力されていないビツトについて演
算を行うことは無駄であるので、上記メイン
ROM１５の制御プログラムにより、キー入力さ
れた被演算数および演算数に応じた桁数を転送レ
ジスタ２４に一時記憶し、演算を行う度にカウン
トダウンまたはカウントアツプし、記憶された桁
数までで演算を停止する手法が知られている。こ
の手法では、設定された桁まで演算が行なわれた
か否かを判定するために、例えば、RAM２０に
演算桁数を予め記憶し、１つの桁の演算が終了し
たこの桁の演算結果をRAM２０に記憶してか
ら、上記転送レジスタ２４に桁数を読み出して加
減算回路１２により「１」減算してRAM２０に
記憶する。同様に、次の桁のインストラクシヨン
が終了して演算結果をRAM２０に記憶した後、
RAM２０から桁数を転送レジスタ２４に読み出
して加減算回路１２により「１」減算してRAM
２０に記憶する動作を繰り返し、演算桁数の記憶
データが「０」になつた桁で演算を停止する。

このような手法によれば、入力された被演算数
や演算数の桁数に対応した桁までの演算しか行わ
ないので演算時間を短縮できる。しかし、演算し
た桁数の判定に加減算回路１２を使用するため、
この桁数のカウント時は演算が行なえず、加減算
回路１２を演算と桁数のカウントのために交互に
使用するので、桁数が多い場合は大きな効果が得
られない。

この演算桁数の制御は、上述したような四則演
算に限らず、例えば関数演算等に際してメイン
ROM１５に予め記憶されたデータをRAM２０
の特定のアドレスに書き込むような処理を行う場
合にも同様に必要である。但し、このような処理
の場合には、演算数や被演算数における数字の桁
の概念がRAM２０のアドレスの上位あるいは下
位という概念に変わる。

この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、演算桁数が多
くても十分に演算時間を短縮できる演算制御装置
を提供することである。

以下、この発明の一実施例について図面を参照
して説明する。

第２図は、この発明が適用された電子式卓上計
算機の概略構成を示すもので、上記第１図ａに示
した従来の回路に加えて、演算桁数をカウントす
るプリセツト可能なカウンタを設け、このカウン
タにメインROM１５から演算桁数を設定して各
桁の演算毎にカウントダウンまたはカウントアツ
プし、設定した桁で演算を停止するようにしたも
のである。図において、第１図ａと同一部には同
じ符号を付してその説明は省略する。

すなわち、被演算数および演算数がキー入力さ
れると、メインROM１５に記憶されている制御
プログラムにより被演算数の桁数、演算数の桁数
および演算の種類等に応じて演算の桁数が決定さ
れ、この桁数が演算桁数制御回路２５内の演算桁
数カウンタにプリセツトされる。そして、各桁の
演算毎にカウントダウンあるいはカウントアツプ
して行き、設定された桁までの演算が終了する
と、メインROM１５のアドレスを桁上げするた
めの桁上げ信号がアドレスカウンタ１３に出力さ
れると共に、このカウンタからアドレス補助カウ
ンタ１６をクリアするための信号が出力される。
上記アドレスカウンタ１３にメインROM１５の
アドレスの桁上げ信号が供給されると、メイン
ROM１５の桁上げされた別のアドレスがアクセ
スされることにより、読み出される制御プログラ
ムが切り換えられ、インストラクシヨンデコーダ
１７から出力される各命令信号および各ゲート制
御信号が切り換えられて実行中の演算（処理）を
中止し、次のインストラクシヨンの実行に移る。

上記のような構成において、関数演算等の際に
用いられる、メインROM１５に記憶されている
データをRAM２０のアドレスA_Xp〜A_Xoへ書き込
むインストラクシヨンを例にとつて上記演算桁数
制御回路２５の動作を説明する。このインストラ
クシヨンでは、アドレス補助カウンタ１６は、
「０」から「３」までのカウントをマシンサイク
ルに同期して順次繰り返す。アドレス補助カウン
タ１６のカウント値が「０」の時には、メイン
ROM１５に記憶されているデータをRAM２０
のアドレスA_Xpへ書き込む。アドレス補助カウン
タ１６がカウントアツプして「１」になると、
RAM２０のアドレスを１桁（１つ）カウントア
ツプ（A_X1）する。アドレス補助カウンタ１６が
更にカウントアツプして「２」になつた時、演算
桁数制御回路２５中の演算桁数カウンタの初期値
ｍを１つカウントアツプ（ｍ＋１）する。ここで
初期値ｍは演算桁数の補数のデータである。同様
にして、アドレス補助カウンタ１６が「３」にな
ると、演算桁数制御回路２５からメインROM１
５のアドレスの桁上げ信号が出力されていなけれ
ば、アドレス補助カウンタ１６がクリアされて上
述した動作を各桁毎にアドレスA_Xoに達するまで
順次繰り返す。そして、アドレスA_Xoに達してメ
インROM１５のアドレスの桁上げ信号が発生
し、アドレスカウンタ１３に出力されると、実行
中のインストラクシヨンを中止して桁上げ信号に
より桁上げされたメインROM１５のアドレスか
ら読み出された制御プログラムとアドレス補助カ
ウンタ１６のカウント値とに基づいて次のインス
トラクシヨンの実行に移る。

このような構成によれば、各桁毎の値をRAM
２０に記憶しながら桁数をカウントできるため、
桁数が増えても１つのインストラクシヨンで
ROM１５からRAM２０へのデータの転送を処
理できる。したがつて、メインROM１５の制御
プログラムのステツプ数が減少できる。また、演
算桁数制御回路２５は１つのインストラクシヨン
で制御されるため、メインROM１５の次のアド
レスを決定するためのプリチヤージ時間が十分に
取れるので、アドレス補助カウンタ１６のビツト
数を少なくすることもでき、メインROM１５の
処理速度が比較的遅いものでも演算速度を速くす
ることができる。

第３図は、この発明の一実施例に係る演算制御
装置について詳細に説明するためのもので、上記
第２図の回路における演算桁数制御回路２５の構
成例とこの回路２５に関係する周辺回路部を抽出
して示している。インストラクシヨンデコーダ１
７から出力されるプリセツト信号ｐは、インバー
タ回路２６，２７，２８，２９およびアンド回路
３０から成るプリセツトタイミング回路３１を介
してROMデータセレクト回路３２に供給され
る。このプリセツトタイミング回路３１は、イン
バータ回路２７，２８，２９による遅延時間を利
用して上記プリセツト信号ｐからパルス信号を生
成する。ROMデータセレクト回路３２は、上記
プリセツトタイミング回路３１の出力と、メイン
ROM１５から読み出された演算の桁数に対応し
た４ビツトのプリセツトデータｍとの論理積をそ
れぞれ出力するアンド回路３３ａ〜３３ｄから成
り、最初の桁を演算する前に、上記プリセツトタ
イミング回路３１から出力されるパルス信号に同
期して、プリセツトデータｍを演算桁数制御カウ
ンタ回路３４中の演算桁数カウンタ３５にプリセ
ツトするためのものである。

上記演算桁数制御カウンタ回路３４は、演算桁
数カウンタ３５、１ビツトのシフトレジスタ３
６、およびインバータ回路３７，３８によつて構
成されている。演算桁数カウンタ３５には、イン
ストラクシヨンデコーダ１７からカウントアツプ
信号「ｍ＋１」がシフトレジスタ３６およびイン
バータ回路３７を介して供給されている。演算桁
数カウンタ３５から出力されるキヤリー信号
は、インバータ回路３８を介してアドレス補助カ
ウンタ１６をクリアするためのアンド回路３９の
一方の入力端に供給されると共に、インバータ回
路４０を介してキヤリー判定用のオア回路４１の
一方の入力端に供給される。上記アンド回路３９
の他方の入力端には、カウントアプ信号「ｍ＋
１」がシフトレジスタ３６、インバータ回路４２
を介して供給される。また、上記キヤリー判定用
のオア回路４１の他方の入力端には、上記インバ
ータ回路４２の出力がインバータ回路４３を介し
て供給される。上記演算桁数制御カウンタ回路３
４、アンド回路３９、インバータ回路４０，４
２，４３、およびオア回路４１によつて上記第２
図に示した演算桁数制御回路２５が構成される。

さらに、アンド回路４６には、上記キヤリー判
定用のオア回路４１の出力、およびインストラク
シヨンデコーダ１７から出力されるリターン信号
Returnが供給される。このアンド回路４６の出
力がオア回路５２の第１の入力端に供給されると
共に、インバータ回路４７を介してアドレスカウ
ンタ１３に供給される。上記オア回路５２の第２
の入力端には上記アンド回路３９の出力が供給さ
れ、第３の入力端には演算桁数カウンタ３５をリ
セツトするためのオールクリア信号ACLが供給
され、このオア回路５２の出力でアドレス補助カ
ウンタ１６がクリアされるようになつている。

上記アドレス補助カウンタ１６の入力端には、
アンド回路５０の出力が供給される。このアンド
回路５０の一方の入力端には、上記加減算回路１
２から出力されるキヤリー信号Caが供給され、
他方の入力端にはインストラクシヨンデコーダ１
７から出力されるキヤリーチエツク信号Ca
checkがインバータ回路５１を介して供給され
る。演算または処理時に、加減算回路１２からキ
ヤリー信号Caが出力されると、アドレス補助カ
ウンタ１６の最上位ビツトに「１」がセツトされ
る。アドレス補助カウンタ１６のカウント値はイ
ンストラクシヨンデコーダ１７へ供給され、この
カウント値に応じた各回路の制御が行われる。ア
ドレス補助カウンタ１６がクリアされず、カウン
ト値が最大値に達した場合には、このカウンタ１
６のカウント値は最小値に戻り再びマシンサイク
ルに同期して順次カウントアツプされる。

上記リターン信号Returnは、演算桁数制御回
路２５が動作するインストラクシヨンでは有意レ
ベル、すなわち「Ｈ」レベルに固定されている。
また、キヤリーチエツク信号Ca checkは、アド
レス補助カウンタ１６が動作するインストラクシ
ヨンでは有意レベル、すなわち「Ｌ」レベルに固
定されている。上記オールクリア信号ACLは、
例えばオールクリアキーが押圧された時に、演算
桁数カウンタ３５およびアドレス補助カウンタ１
６をそれぞれリセツトまたはクリアするための信
号である。

上記のような構成において動作を説明する。ま
ず演算（または処理）に先立つて、インストラク
シヨンデコーダ１７からプリセツト信号ｐが出力
（「Ｌ」レベル）されると、インバータ回路２６の
出力が「Ｈ」レベルとなり、アンド回路３０の一
方の入力端が「Ｈ」レベルになる。この時、アン
ド回路３０の他方の入力端は、上記インバータ回
路２６の「Ｈ」レベル出力がインバータ回路２
７，２８，２９を介して順次反転されて伝達され
て「Ｌ」レベルになるまでの期間、インバータ回
路２６の出力が「Ｌ」レベルの時の「Ｈ」レベル
が維持されているので、アンド回路３１からイン
バータ回路２７，２８，２９の遅延時間に対応し
た期間「Ｈ」レベルとなるパルス信号が出力され
る。このプリセツトタイミング回路３１によつて
生成されたパルス信号が「Ｈ」レベルにある期間
は、アンド回路３３ａ〜３３ｄを介してメイン
ROM１５から演算桁数カウンタ３５にプリセツ
トデータの取り込みが可能となり、上記パルス信
号に同期したタイミングでメインROM１５から
演算（または処理）の桁数の補数に対応したプリ
セツトデータｍが演算桁数カウンタ３５にプリセ
ツトされる。

演算桁数カウンタ３５にプリセツトデータｍが
プリセツトされた後、演算（または処理）が開始
される。四則演算の場合には、インストラクシヨ
ンデコーダ１７の制御により、RAM２０に記憶
されている被演算数と演算数の１桁目のデータを
それぞれ加減算回路１２を介して転送レジスタ２
４およびアキユムレータ２３に一時記憶する。続
いて、上記転送レジスタ２４およびアキームレー
タ２３に一時記憶したデータを加減算回路１２に
供給して加算または減算を行い、演算結果を
RAM２０の予め定められた所定の記憶領域に記
憶する。また、メインROM１５に記憶されてい
るデータをRAM２０に転送して記憶する処理を
行う場合には、インストラクシヨンデコーダ１７
から出力される各命令信号および各ゲート信号に
より、アドレスレジスタ（Ｘ）１８およびアドレ
スレジスタ（Ｙ）１９を制御してRAM２０の記
憶位置を決定し、メインROM２０に記憶されて
いるデータの１桁を読み出し、加減算回路１２お
よびアキユームレータ２３を介してRAM２０の
上記選択したアドレスに転送して記憶する。

１桁の演算または処理が終了すると、上記イン
ストラクシヨンデコーダ１７から１ビツトのシフ
トレジスタ３６およびインバータ回路３７を介し
て演算桁数カウンタ３５にカウントアツプ信号
「ｍ＋１」（「Ｌ」レベル）が供給され、プリセツ
トデータｍが１カウントアツプ（ｍ＋１）され
る。この演算桁数カウンタ３５からキヤリー信号
Caが出力されなければ、キヤリー信号は「Ｈ」
レベル、インバータ回路４０の出力も「Ｈ」レベ
ルであるので、オア回路４１の出力が「Ｈ」レベ
ルとなる。リターン信号Returnは「Ｈ」レベル
であるので、アンド回路４６、オア回路５２の出
力が共に「Ｈ」レベルとなり、アドレス補助カウ
ンタ１６がクリアされる。この時、インバータ回
路４７の出力は「Ｌ」レベルであるのでアドレス
カウンタ１３の制御は行われない。そして、次の
桁の演算または処理が実行される。この２桁目の
演算または処理の実行後、上記と同様にインスト
ラクシヨンデコーダ１７からカウントアツプ信号
が出力されてカウンタ３５のカウント値がカウン
トアツプされる。以下、演算桁数カウンタ３５か
らキヤリー信号が出力されるまで、１桁の演
算または処理を行つた後、演算桁数カウンタ３５
を１カウントアツプする動作を繰り返す。

そして、演算あるいは転送した桁の数が演算桁
数カウンタ３５にプリセツトしたデータｍに達す
ると、この演算桁数カウンタ３５のカウント値は
「0000」となり、キヤリー信号（「Ｌ」レベル）
が出力される。カウントアツプ信号は「Ｌ」レベ
ル、インバータ回路４２の出力は「Ｈ」レベルで
あるので、キヤリー信号が出力されると、ア
ンド回路３９の出力が「Ｈ」レベルとなり、オア
回路５２の出力が「Ｈ」レベルとなつてアドレス
補助カウンタ１６のカウント値をクリアするため
の信号が出力される。また、この時、インバータ
回路４０，４３の出力が共に「Ｌ」レベルとなる
ので、オア回路４１の出力は「Ｌ」レベルとな
る。よつて、アンド回路４６の出力は「Ｌ」レベ
ルとなり、インバータ回路４７の出力が「Ｈ」レ
ベルとなつてアドレスカウンタ１３にメイン
ROM１５のアドレスを桁上げするための桁上げ
信号が出力される。これによつて、実行中の演算
が中止され、メインROM１５の桁上げされたア
ドレスから読み出された制御プログラムとアドレ
ス補助カウンタ１６のカウント値とに基づいてイ
ンストラクシヨンデコーダ１７から出力される各
命令信号及び各ゲート信号により次のインストラ
クシヨンの実行に移る。

以上説明したようにこの発明によれば、演算桁
数をカウントするためのプリセツト可能なカウン
タを設け、演算に先立つてこのカウンタに演算桁
数を設定して各桁の演算の実行毎にカウントし、
演算桁数に対応した所定の桁で演算を中止して次
のインストラクシヨンの実行に移るように構成し
たので、演算時間が短縮できる演算制御装置が得
られる。

【図面の簡単な説明】

第１図ａは従来の電子式卓上計算機の構成を示
すブロツク図、第１図ｂは上記第１図ａに示した
回路におけるRAMの記憶領域を模式的に示す
図、第２図はこの発明が適用された電子式卓上計
算機の概略構成を示すブロツク図、第３図はこの
発明の一実施例に係る演算制御装置について説明
するためのもので上記第２図の回路における演算
桁数制御回路の構成例とこの演算桁数制御回路に
関係する周辺回路部を抽出して示す回路図であ
る。１３…アドレスカウンタ、１５…メイン
ROM、１６…アドレス補助カウンタ、１７…イ
ンストラクシヨンデコーダ、２５…演算桁数制御
回路、３４…演算桁数制御カウンタ回路、３５…
演算桁数カウンタ。

Claims

【特許請求の範囲】１制御プログラム及びデータが記憶されたメイ
ンROMと、このメインROMのアドレスを選択
するアドレスカウンタと、前記メインROMから
１つのインストラクシヨンに対応する制御プログ
ラムが読み出されてから次のインストラクシヨン
に対応する制御プログラムが読み出されるまでの
期間にシステムクロツクに同期してカウント値が
順次変化するアドレス補助カウンタと、前記メイ
ンROMから読み出された制御プログラムと前記
アドレス補助カウンタのカウント値とに基づいて
各回路を制御するための種々の命令信号を出力す
るインストラクシヨンデコーダと、を有して演算
を行うマイクロプログラム方式の演算制御装置に
おいて、インストラクシヨンの実行に先立つて、入力さ
れた演算数と被演算数の桁数に対応した数、また
は前記メインROMから読み出されたデータを
RAMへ書き込む処理を行う際の桁数に対応した
数を、前記メインROMに記憶されている制御プ
ログラムに基づいてセツトし、演算または処理が
１桁なされる毎に前記インストラクシヨンデコー
ダから出力されるカウントアツプ信号をカウント
し、カウント値が前記セツトした数に達すると前
記アドレスカウンタに前記メインROMのアドレ
スを桁上げするための桁上げ信号を出力してカウ
ントを終了すると共に、前記アドレス補助カウン
タをクリアする演算桁数カウンタを更に設け、こ
の演算桁数カウンタから前記桁上げ信号が出力さ
れた時に実行中のインストラクシヨンを中止し、
前記メインROMの桁上げされたアドレスから読
み出された制御プログラムと前記アドレス補助カ
ウンタのカウント値とに基づいて前記インストラ
クシヨンデコーダから出力される命令信号により
次のインストラクシヨンの実行に移るように構成
したことを特徴とする演算制御装置。