JPS623946Y2 - - Google Patents
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- Publication number
- JPS623946Y2 JPS623946Y2 JP1980099271U JP9927180U JPS623946Y2 JP S623946 Y2 JPS623946 Y2 JP S623946Y2 JP 1980099271 U JP1980099271 U JP 1980099271U JP 9927180 U JP9927180 U JP 9927180U JP S623946 Y2 JPS623946 Y2 JP S623946Y2
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- JP
- Japan
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- bit
- output
- amplifier
- local decoder
- gain
- Prior art date
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- Expired
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Description
【考案の詳細な説明】
本考案は時分割多重パルス符号変調電話伝送装
置等に用いられる非直線符号器に関する。
置等に用いられる非直線符号器に関する。
パルス符号変調（以下PCMと略す）方式によ
つて電話伝送を行なう場合、音声信号の電力レベ
ルは広い範囲にわたつているので、直線符号化で
は十分なダイナミツクレンジをとることができ
ず、また、信号対量子化雑音比を一定に保つこと
ができない。このため、一般に音声信号の符号化
に対しては非直線符号化が行なわれており、例え
ば逐次帰還形論理圧伸折線符号器等が用いられて
いる。
つて電話伝送を行なう場合、音声信号の電力レベ
ルは広い範囲にわたつているので、直線符号化で
は十分なダイナミツクレンジをとることができ
ず、また、信号対量子化雑音比を一定に保つこと
ができない。このため、一般に音声信号の符号化
に対しては非直線符号化が行なわれており、例え
ば逐次帰還形論理圧伸折線符号器等が用いられて
いる。
第１図には、従来のこの種の非直線符号器１が
示してあり、この非直線符号器１は、第２図に示
すような入出力特性を有する第１ビツト折返し増
幅器２を有し、入力端子３からのアナログ信号を
整流して、第１ビツトの判定を行なう。第１ビツ
ト折返し増幅器２からの出力は第２ビツト増幅器
４に加えられ、第２ビツト判定点以下のレベルの
入力に対しては高利得増幅が行なわれ、第２ビツ
ト判定点以上のレベルの入力に対しては低利得増
幅が行なわれると共に第２ビツト判定が行なわれ
る。第２ビツト増幅器４の出力は局部復号器５の
出力と共に加算器６に入力され、加算器６の出力
を比較器７に与えてアナログ・デイジタル変換が
行なわれる。比較器７の出力デイジタル信号は局
部復号器５に帰還され、所謂帰還形符号器として
働き、出力端子８に符号化出力を得るようになつ
ている。しかしながら、この非直線符号器では、
第２ビツト増幅器は対数圧縮特性を近似した折線
形増幅特性の折点が第２ビツトの判定点に相当す
るようになされているため、第２ビツト判定レベ
ル付近の入力信号の判定は零クロス点付近におい
て判定される。従つて増幅器として例えばダイオ
ード整流型増幅器等を使用すると、零クロス点付
近における増幅器の応答劣化のために、判定誤差
が生じやすく、これを防止するために広帯域且つ
高精度の増幅器を使用しなければならないという
欠点を有している。更に、この第２ビツト増幅器
は、第２ビツト用の判定レベルを作る正確なバイ
アス回路をその中に組込む必要があり、高精度抵
抗器及び高安定高精度の演算増幅器を必要とする
などハードウエアの実現に大きな経済的負担を要
求するという欠点も有している。
示してあり、この非直線符号器１は、第２図に示
すような入出力特性を有する第１ビツト折返し増
幅器２を有し、入力端子３からのアナログ信号を
整流して、第１ビツトの判定を行なう。第１ビツ
ト折返し増幅器２からの出力は第２ビツト増幅器
４に加えられ、第２ビツト判定点以下のレベルの
入力に対しては高利得増幅が行なわれ、第２ビツ
ト判定点以上のレベルの入力に対しては低利得増
幅が行なわれると共に第２ビツト判定が行なわれ
る。第２ビツト増幅器４の出力は局部復号器５の
出力と共に加算器６に入力され、加算器６の出力
を比較器７に与えてアナログ・デイジタル変換が
行なわれる。比較器７の出力デイジタル信号は局
部復号器５に帰還され、所謂帰還形符号器として
働き、出力端子８に符号化出力を得るようになつ
ている。しかしながら、この非直線符号器では、
第２ビツト増幅器は対数圧縮特性を近似した折線
形増幅特性の折点が第２ビツトの判定点に相当す
るようになされているため、第２ビツト判定レベ
ル付近の入力信号の判定は零クロス点付近におい
て判定される。従つて増幅器として例えばダイオ
ード整流型増幅器等を使用すると、零クロス点付
近における増幅器の応答劣化のために、判定誤差
が生じやすく、これを防止するために広帯域且つ
高精度の増幅器を使用しなければならないという
欠点を有している。更に、この第２ビツト増幅器
は、第２ビツト用の判定レベルを作る正確なバイ
アス回路をその中に組込む必要があり、高精度抵
抗器及び高安定高精度の演算増幅器を必要とする
などハードウエアの実現に大きな経済的負担を要
求するという欠点も有している。
また従来、事前圧伸形折線符号化器および復号
器として特開昭49−21054号公報に示されるも
の、自動利得切換Ａ−Ｄ変換器として特開昭49−
29760号公報に示されるものがあるが、前述の増
幅器応答劣化の問題、第２ビツト判定の問題につ
いて必ずしも満足な解決を与えるものではない。
器として特開昭49−21054号公報に示されるも
の、自動利得切換Ａ−Ｄ変換器として特開昭49−
29760号公報に示されるものがあるが、前述の増
幅器応答劣化の問題、第２ビツト判定の問題につ
いて必ずしも満足な解決を与えるものではない。
本考案の目的は上述のような従来技術の欠点を
除去し、増幅器の応答劣化の問題を生ずることな
く、また別個に第２ビツト判定レベル信号を出す
回路を必要としない非直線符号器を得、かつ該非
直線符号器を比較的簡単な構成により比較的安価
に得ることにある。
除去し、増幅器の応答劣化の問題を生ずることな
く、また別個に第２ビツト判定レベル信号を出す
回路を必要としない非直線符号器を得、かつ該非
直線符号器を比較的簡単な構成により比較的安価
に得ることにある。
本考案においては、入力アナログ信号を整流す
る第１ビツト折返し増幅器と、該第１ビツト折返
し増幅器からの整流出力信号を非直線増幅する可
変利得非直線増幅器と、出力符号を復号する局部
復号器と、該可変利得非直線増幅器からの出力信
号を該局部復号器からの出力信号に加算する加算
器と、該加算器の出力の極性を判別して該出力符
号を得る比較器とを具備した非直線符号器におい
て、該非直線符号器に第２ビツト判定時に該局部
復号器から第２ビツト相当量の判定レベルを出力
するように制御する第２ビツト設定回路と、該入
力アナログ信号レベルが第２ビツト判定レベルよ
り小さい時にのみ該可変利得非直線増幅器の利得
を切換え大きくするように制御する制御回路とを
設け、該局部復号器は第３ビツト以降を復号し、
第２ビツトについては従属形の符号化、第３ビツ
ト以降は逐次比較形の符号化を行なうことを特徴
とする非直線符号器が提供される。
る第１ビツト折返し増幅器と、該第１ビツト折返
し増幅器からの整流出力信号を非直線増幅する可
変利得非直線増幅器と、出力符号を復号する局部
復号器と、該可変利得非直線増幅器からの出力信
号を該局部復号器からの出力信号に加算する加算
器と、該加算器の出力の極性を判別して該出力符
号を得る比較器とを具備した非直線符号器におい
て、該非直線符号器に第２ビツト判定時に該局部
復号器から第２ビツト相当量の判定レベルを出力
するように制御する第２ビツト設定回路と、該入
力アナログ信号レベルが第２ビツト判定レベルよ
り小さい時にのみ該可変利得非直線増幅器の利得
を切換え大きくするように制御する制御回路とを
設け、該局部復号器は第３ビツト以降を復号し、
第２ビツトについては従属形の符号化、第３ビツ
ト以降は逐次比較形の符号化を行なうことを特徴
とする非直線符号器が提供される。
非直線符号器は一般に対数圧縮特性を有してお
り、入力をｘ、出力をｙとすると、 ｙ＝Ａｘ／１＋ｌｏｇＡ −１／Ａｘ１／
Ａ ｙ＝１＋ｌｏｇＡｘ／１＋ｌｏｇＡ １／Ａ
ｘ１ ｙ＝１＋ｌｏｇ（−Ａｘ）／１＋ｌｏｇＡ −１
ｘ-1/A で表わされる。上式で表わされる曲線をＡ＝
87.6，13折線特性の折線近似とした非直線特性の
符号器を例にとつて説明する。Ａ＝87.6，８ビツ
ト，13折線符号器の入出力特性が第３図に示され
ており、最小量子化ステツプは全入力ダイナミツ
クレンジに対し1/2048である。
り、入力をｘ、出力をｙとすると、 ｙ＝Ａｘ／１＋ｌｏｇＡ −１／Ａｘ１／
Ａ ｙ＝１＋ｌｏｇＡｘ／１＋ｌｏｇＡ １／Ａ
ｘ１ ｙ＝１＋ｌｏｇ（−Ａｘ）／１＋ｌｏｇＡ −１
ｘ-1/A で表わされる。上式で表わされる曲線をＡ＝
87.6，13折線特性の折線近似とした非直線特性の
符号器を例にとつて説明する。Ａ＝87.6，８ビツ
ト，13折線符号器の入出力特性が第３図に示され
ており、最小量子化ステツプは全入力ダイナミツ
クレンジに対し1/2048である。
第４図には本考案による非直線符号器の一実施
例が示されている。非直線符号器１０において
は、アナログ入力端子１１から入つた信号は第１
ビツト折返し増幅器１２により整流されると共
に、第１ビツトの判定が行なわれる。この第１ビ
ツト折返し増幅器１２の入出力特性と、正弦波入
力に対する出力波形の例を第５図ａ，ｂに夫々示
す。第１ビツト折返し増幅器１２からの出力は可
変利得非直線増幅器１３に入力される。可変利得
非直線増幅器１３は、低利得状態とこの低利得状
態の利得の16倍の利得の高利得状態とのいずれか
一方の状態にその利得を変えることができるもの
であり、この利得の変化は後で詳しく述べる利得
制御回路１４からの制御信号S1によつて行なわれ
る。可変利得非直線増幅器１３からの出力は、符
号出力端子１５に現われる出力符号を復号する局
部復号器１６からの出力と共に加算器１７に入力
され、加算器１７の出力を比較器１８に入力して
極性判別を行ないアナログデイジタル変換が行な
われる。比較器１８からの出力は各ビツト符号の
判定結果として符号出力端子１５に出力されると
共に局部復号器１６に入力されて順次この動作を
繰返し、所謂帰還形符号器としての動作を行な
う。非直線符号器１０は、更に第２ビツトレベル
設定回路１９を有しており、この回路１９は第２
ビツト判定時に局部復号器１６から第２ビツト相
当量の判定レベルを出力するように局部復号器１
６を制御する。従つて第２ビツト判定時には、可
変利得非直線増幅器１３からの出力は局部復号器
１６からの出力と加算器１７によつて加えられ、
比較器１８によつて局部復号器１６から出力され
ている第２ビツト判定レベルに対して入力アナロ
グ信号の大小を判定し、第２ビツトを「０」にす
るか「１」にするかを判定する。この判定が終了
すると第２ビツトレベル設定回路１９は局部復号
器１６から電気的に切離される。そして第２ビツ
トの判定結果は利得制御回路１４に入力され、入
力アナログ信号が第２ビツト判定レベルより小さ
い時にのみ可変利得非直線増幅器１３の利得を高
利得状態とする。この場合の入出力特性が第６図
ａに示されており、正弦波を入力した時の出力波
形が第６図ｂに示されている。このようにして、
入力アナログ信号が第２ビツト判定レベル以下の
場合に16倍すると、第３図において第２ビツト以
下を16倍したとき4096，……，32，０のステツプ
となることから判るように、4096で正規化するこ
とができる。
例が示されている。非直線符号器１０において
は、アナログ入力端子１１から入つた信号は第１
ビツト折返し増幅器１２により整流されると共
に、第１ビツトの判定が行なわれる。この第１ビ
ツト折返し増幅器１２の入出力特性と、正弦波入
力に対する出力波形の例を第５図ａ，ｂに夫々示
す。第１ビツト折返し増幅器１２からの出力は可
変利得非直線増幅器１３に入力される。可変利得
非直線増幅器１３は、低利得状態とこの低利得状
態の利得の16倍の利得の高利得状態とのいずれか
一方の状態にその利得を変えることができるもの
であり、この利得の変化は後で詳しく述べる利得
制御回路１４からの制御信号S1によつて行なわれ
る。可変利得非直線増幅器１３からの出力は、符
号出力端子１５に現われる出力符号を復号する局
部復号器１６からの出力と共に加算器１７に入力
され、加算器１７の出力を比較器１８に入力して
極性判別を行ないアナログデイジタル変換が行な
われる。比較器１８からの出力は各ビツト符号の
判定結果として符号出力端子１５に出力されると
共に局部復号器１６に入力されて順次この動作を
繰返し、所謂帰還形符号器としての動作を行な
う。非直線符号器１０は、更に第２ビツトレベル
設定回路１９を有しており、この回路１９は第２
ビツト判定時に局部復号器１６から第２ビツト相
当量の判定レベルを出力するように局部復号器１
６を制御する。従つて第２ビツト判定時には、可
変利得非直線増幅器１３からの出力は局部復号器
１６からの出力と加算器１７によつて加えられ、
比較器１８によつて局部復号器１６から出力され
ている第２ビツト判定レベルに対して入力アナロ
グ信号の大小を判定し、第２ビツトを「０」にす
るか「１」にするかを判定する。この判定が終了
すると第２ビツトレベル設定回路１９は局部復号
器１６から電気的に切離される。そして第２ビツ
トの判定結果は利得制御回路１４に入力され、入
力アナログ信号が第２ビツト判定レベルより小さ
い時にのみ可変利得非直線増幅器１３の利得を高
利得状態とする。この場合の入出力特性が第６図
ａに示されており、正弦波を入力した時の出力波
形が第６図ｂに示されている。このようにして、
入力アナログ信号が第２ビツト判定レベル以下の
場合に16倍すると、第３図において第２ビツト以
下を16倍したとき4096，……，32，０のステツプ
となることから判るように、4096で正規化するこ
とができる。
次に、この非直線符号器１０の動作について説
明する。入力アナログ信号は第１ビツト判定後、
低利得状態にある可変利得非直線増幅器１３に入
力されて増幅され、第２ビツトレベル設定回路１
９によつて第２ビツト判定レベルの信号が出力さ
れている局部復号器１６からの出力と共に加算器
１７に入力され、比較器１８にて第２ビツトの符
号判定が行なわれる。そしてこの判定結果に従う
出力符号は符号出力端子１５から取出されると共
に、第２ビツトレベル設定回路１９と、利得制御
回路１４とに入力され、第２ビツトレベル設定回
路１９はその判定結果の如何に拘わらず局部復号
器１６から切離される。一方利得制御回路１４
は、入力アナログ信号が第２ビツト判定レベル以
上である場合には可変利得非直線増幅器１３の利
得をそのまま低利得状態とし、第３ビツト以下の
符号化を行なう。もし、入力アナログ信号が第２
ビツト判定レベル以下である場合には、可変利得
非直線増幅器１３の利得を高利得状態とし、4096
で正規化された入力アナログ信号の符号化を行な
う。
明する。入力アナログ信号は第１ビツト判定後、
低利得状態にある可変利得非直線増幅器１３に入
力されて増幅され、第２ビツトレベル設定回路１
９によつて第２ビツト判定レベルの信号が出力さ
れている局部復号器１６からの出力と共に加算器
１７に入力され、比較器１８にて第２ビツトの符
号判定が行なわれる。そしてこの判定結果に従う
出力符号は符号出力端子１５から取出されると共
に、第２ビツトレベル設定回路１９と、利得制御
回路１４とに入力され、第２ビツトレベル設定回
路１９はその判定結果の如何に拘わらず局部復号
器１６から切離される。一方利得制御回路１４
は、入力アナログ信号が第２ビツト判定レベル以
上である場合には可変利得非直線増幅器１３の利
得をそのまま低利得状態とし、第３ビツト以下の
符号化を行なう。もし、入力アナログ信号が第２
ビツト判定レベル以下である場合には、可変利得
非直線増幅器１３の利得を高利得状態とし、4096
で正規化された入力アナログ信号の符号化を行な
う。
本考案によれば、第２ビツトの判定は可変利得
非直線増幅器の利得を切換えて行なつているので
従来の如く、増幅器の応答劣化の問題が生じるこ
とがなく、特に高精度、高速度のアンプを用いる
必要がなく、また第２ビツト判定のため、別個に
第２ビツト判定レベル信号を出す回路が不要とな
るので、構成がより簡単になり、安価で経済的な
非直線符号器を提供することができる。
非直線増幅器の利得を切換えて行なつているので
従来の如く、増幅器の応答劣化の問題が生じるこ
とがなく、特に高精度、高速度のアンプを用いる
必要がなく、また第２ビツト判定のため、別個に
第２ビツト判定レベル信号を出す回路が不要とな
るので、構成がより簡単になり、安価で経済的な
非直線符号器を提供することができる。
第１図は従来の非直線符号器のブロツク図、第
２図は第１図に示す第１ビツト折返し増幅器の入
出力特性図、第３図は非直線特性の一例を示す特
性図、第４図は本考案の実施例のブロツク図、第
５図ａ，ｂ及び第６図ａ，ｂは実施例の動作説明
図である。 １０…非直線符号器、１２…第１ビツト折返し
増幅器、１３…可変利得非直線増幅器、１４…利
得制御回路、１６…局部復号器、１７…加算器、
１８…比較器、１９…第２ビツトレベル設定回
路。
２図は第１図に示す第１ビツト折返し増幅器の入
出力特性図、第３図は非直線特性の一例を示す特
性図、第４図は本考案の実施例のブロツク図、第
５図ａ，ｂ及び第６図ａ，ｂは実施例の動作説明
図である。 １０…非直線符号器、１２…第１ビツト折返し
増幅器、１３…可変利得非直線増幅器、１４…利
得制御回路、１６…局部復号器、１７…加算器、
１８…比較器、１９…第２ビツトレベル設定回
路。
Claims (1)
- 入力アナログ信号を整流する第１ビツト折返し
増幅器と、該第１ビツト折返し増幅器からの整流
出力信号を非直線増幅する可変利得非直線増幅器
と、出力符号を復号する局部復号器と、該可変利
得非直線増幅器からの出力信号を該局部復号器か
らの出力信号に加算する加算器と、該加算器の出
力の極性を判別して該出力符号を得る比較器とを
具備した非直線符号器において、該非直線符号器
に第２ビツト判定時に該局部復号器から第２ビツ
ト相当量の判定レベルを出力するように制御する
第２ビツト設定回路と、該入力アナログ信号レベ
ルが第２ビツト判定レベルより小さい時にのみ該
可変利得非直線増幅器の利得を切換え大きくする
ように制御する制御回路とを設け、該局部復号器
は第３ビツト以降を復号し、第２ビツトについて
は従属形の符号化、第３ビツト以降は逐次比較形
の符号化を行なうことを特徴とする非直線符号
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980099271U JPS623946Y2 (ja) | 1980-07-16 | 1980-07-16 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980099271U JPS623946Y2 (ja) | 1980-07-16 | 1980-07-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5626439U JPS5626439U (ja) | 1981-03-11 |
| JPS623946Y2 true JPS623946Y2 (ja) | 1987-01-29 |
Family
ID=29332016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980099271U Expired JPS623946Y2 (ja) | 1980-07-16 | 1980-07-16 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS623946Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS493219A (ja) * | 1972-04-22 | 1974-01-12 |
-
1980
- 1980-07-16 JP JP1980099271U patent/JPS623946Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5626439U (ja) | 1981-03-11 |
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