JPS623986B2 - - Google Patents
Info
- Publication number
- JPS623986B2 JPS623986B2 JP55041791A JP4179180A JPS623986B2 JP S623986 B2 JPS623986 B2 JP S623986B2 JP 55041791 A JP55041791 A JP 55041791A JP 4179180 A JP4179180 A JP 4179180A JP S623986 B2 JPS623986 B2 JP S623986B2
- Authority
- JP
- Japan
- Prior art keywords
- impurity layer
- memory device
- conductivity type
- semiconductor memory
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 17
- 230000005669 field effect Effects 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 claims description 5
- 239000000969 carrier Substances 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は実質１つの絶縁ゲート型電界効果トラ
ンジスタのみを有する蓄積キヤパシタ不要の半導
体メモリ素子に関する。
ンジスタのみを有する蓄積キヤパシタ不要の半導
体メモリ素子に関する。
従来、MOSメモリは１トランジスタ、１コン
デンサーのダイナミツクメモリが、大容量メモリ
として用いられているが、これは或る意味では２
素子メモリであることの他に容量の制限が本質的
である。これに対して、日経エレクトロニクス誌
1979年１月22日号44頁〜45頁の「蓄積キヤパシタ
不要のダイナミツクRAMセル」や同誌1979年１
月８日号216頁の「蓄積コンデンサを使わない１
トラ型ダイナミツクRAMを提案」に記載されて
いるようにＮチヤンネルMOS型に対しては正孔
を保持する１トランジスタ・メモリ素子が提案さ
れているが、書き込みの動作が複雑で、動作の余
裕が必ずしも充分でないと思われる。
デンサーのダイナミツクメモリが、大容量メモリ
として用いられているが、これは或る意味では２
素子メモリであることの他に容量の制限が本質的
である。これに対して、日経エレクトロニクス誌
1979年１月22日号44頁〜45頁の「蓄積キヤパシタ
不要のダイナミツクRAMセル」や同誌1979年１
月８日号216頁の「蓄積コンデンサを使わない１
トラ型ダイナミツクRAMを提案」に記載されて
いるようにＮチヤンネルMOS型に対しては正孔
を保持する１トランジスタ・メモリ素子が提案さ
れているが、書き込みの動作が複雑で、動作の余
裕が必ずしも充分でないと思われる。
この発明の目的は、書き込みの動作が簡単で、
動作の余裕が充分な、新規な構成のメモリ素子を
提供することである。
動作の余裕が充分な、新規な構成のメモリ素子を
提供することである。
本発明によれば、実質１つの絶縁ゲート型電界
効果トランジスタのみを有する蓄積キヤパシタ不
要の半導体メモリ素子において、上記半導体メモ
リ素子とそれに隣接する半導体メモリ素子との間
の電気的な分離を行なう分離層によつて区画され
た第１導電型の半導体層をはさんで互いに対向す
るように、上記絶縁ゲート型電界効果トランジス
タのチヤンネル領域と第１導電型の高濃度の第１
の不純物層とが設けられ、かつ第２導電型のソー
スおよびドレーン領域間の領域である上記チヤン
ネル領域には、ゲート絶縁膜直下の第１導電型の
第２の不純物層と、該第２の不純物層直下で、上
記第１の不純物層上の第２導電型の第３の不純物
層とが設けられることにより、上記ゲート絶縁膜
直下に多数担体のポテンシヤルの井戸を形成した
メモリ素子であつて、上記ポテンシヤルの井戸に
多数担体を上記第１の不純物層と上記ソースおよ
び／あるいは、ドレーン領域との電位を制御する
こととによつて選択的に注入し、保持し、上記ゲ
ート絶縁膜上のゲート電極と上記ソースおよび／
あるいはドレーン領域との電位を制御することに
よつて保持された電荷の状態を読み出すことを特
徴とする半導体メモリ素子が得られる。
効果トランジスタのみを有する蓄積キヤパシタ不
要の半導体メモリ素子において、上記半導体メモ
リ素子とそれに隣接する半導体メモリ素子との間
の電気的な分離を行なう分離層によつて区画され
た第１導電型の半導体層をはさんで互いに対向す
るように、上記絶縁ゲート型電界効果トランジス
タのチヤンネル領域と第１導電型の高濃度の第１
の不純物層とが設けられ、かつ第２導電型のソー
スおよびドレーン領域間の領域である上記チヤン
ネル領域には、ゲート絶縁膜直下の第１導電型の
第２の不純物層と、該第２の不純物層直下で、上
記第１の不純物層上の第２導電型の第３の不純物
層とが設けられることにより、上記ゲート絶縁膜
直下に多数担体のポテンシヤルの井戸を形成した
メモリ素子であつて、上記ポテンシヤルの井戸に
多数担体を上記第１の不純物層と上記ソースおよ
び／あるいは、ドレーン領域との電位を制御する
こととによつて選択的に注入し、保持し、上記ゲ
ート絶縁膜上のゲート電極と上記ソースおよび／
あるいはドレーン領域との電位を制御することに
よつて保持された電荷の状態を読み出すことを特
徴とする半導体メモリ素子が得られる。
以下、本発明の実施例について図面を参照して
説明する。なお、以下にこの発明の実施例をＮチ
ヤンネルのMOS絶縁ゲート型電界効果トランジ
スタを用いた場合について説明するが、Ｐチヤン
ネル型に対しても容易に類推出来る。
説明する。なお、以下にこの発明の実施例をＮチ
ヤンネルのMOS絶縁ゲート型電界効果トランジ
スタを用いた場合について説明するが、Ｐチヤン
ネル型に対しても容易に類推出来る。
本発明の一実施例を示した第１図を参照する
と、Ｎ極半導体基板１の上にＰ型半導体層２を例
えばエピタキシアル成長又はＰウエルによつて形
成する。これを酸化膜層１０の形成によつてエピ
タキシヤル層２の素子領域を互いに電気的に分離
する。なお、この酸化層１０による絶縁分離の代
りにPN接合分離を用いてもよい。次に、Ｎ型不
純物層３、Ｐ型不純物層４、ゲート酸化膜５、ゲ
ート電極６、ソース及びドレーンN+拡散層７，
８を形成する。又９はP+拡散層で第２図のワー
ドＷを形成している。これは３より深い。
と、Ｎ極半導体基板１の上にＰ型半導体層２を例
えばエピタキシアル成長又はＰウエルによつて形
成する。これを酸化膜層１０の形成によつてエピ
タキシヤル層２の素子領域を互いに電気的に分離
する。なお、この酸化層１０による絶縁分離の代
りにPN接合分離を用いてもよい。次に、Ｎ型不
純物層３、Ｐ型不純物層４、ゲート酸化膜５、ゲ
ート電極６、ソース及びドレーンN+拡散層７，
８を形成する。又９はP+拡散層で第２図のワー
ドＷを形成している。これは３より深い。
このような素子構造のMOSトランジスタをメ
モリセルとしたメモリの構成を第２図に示す。
RX電極を読み出し時のワード線、P+埋み込み領
域９（Ｗ）とゲート電極６とを書き込み時のワー
ド線とし、ソース・ドレーンをビツト線としたも
のである。
モリセルとしたメモリの構成を第２図に示す。
RX電極を読み出し時のワード線、P+埋み込み領
域９（Ｗ）とゲート電極６とを書き込み時のワー
ド線とし、ソース・ドレーンをビツト線としたも
のである。
書き込み動作は次のように行う。Ｗを負に、Ｙ
をGNDにするとセルの４の領域にたまつていた
正孔は２を通つて９へ吸出される。Ｙを正にした
列では正孔の吸出しは行われないので正孔の吸出
しを行うセルをＷ，Ｙによつて選択出来る。次に
セルの４の領域への正孔の注入はゲートＸに負バ
イアスを印加し、ＹをGNDにすることで行う。
このようにゲートＸを負、ＹをGNDにしたと
き、層２にたまつている正孔が層３のポテンシヤ
ルの山を超えてゲートＸの負のバイアスに引かれ
て層４に注入される。Ｙを正電位にした列では正
孔の注入は行われないからＸ，Ｙの選択によつて
正孔の注入を選択的にセルに行うことが出来る。
をGNDにするとセルの４の領域にたまつていた
正孔は２を通つて９へ吸出される。Ｙを正にした
列では正孔の吸出しは行われないので正孔の吸出
しを行うセルをＷ，Ｙによつて選択出来る。次に
セルの４の領域への正孔の注入はゲートＸに負バ
イアスを印加し、ＹをGNDにすることで行う。
このようにゲートＸを負、ＹをGNDにしたと
き、層２にたまつている正孔が層３のポテンシヤ
ルの山を超えてゲートＸの負のバイアスに引かれ
て層４に注入される。Ｙを正電位にした列では正
孔の注入は行われないからＸ，Ｙの選択によつて
正孔の注入を選択的にセルに行うことが出来る。
読み出しは、RXとＹを選ぶことによつてセル
を選び、トランジスタの４の領域の正孔の注入量
によつてしきい値電流の変化即ち伝導度の変化を
検出することにより読み出しを行うことが出来
る。
を選び、トランジスタの４の領域の正孔の注入量
によつてしきい値電流の変化即ち伝導度の変化を
検出することにより読み出しを行うことが出来
る。
以上の説明から明らかなように、本発明による
半導体メモリ素子によれば、従来の実質１つの絶
縁ゲート型電界効果トランジスタのみを有する半
導体メモリ素子よりも書き込み動作が簡単とな
る。
半導体メモリ素子によれば、従来の実質１つの絶
縁ゲート型電界効果トランジスタのみを有する半
導体メモリ素子よりも書き込み動作が簡単とな
る。
第１図および第２図はそれぞれこの発明の一実
施例の断面図および等価回路図である。 ２……第１導電型の半導体層、３……第２導電
型の第３の不純物層、４……第１導電型の第２の
不純物層、５……ゲート絶縁膜、６……ゲート電
極、７……第２導電型のソース領域、８……第２
導電型のドレーン領域、９……第１導電型の高濃
度の第１の不純物層、１０……フイールド酸化
膜。
施例の断面図および等価回路図である。 ２……第１導電型の半導体層、３……第２導電
型の第３の不純物層、４……第１導電型の第２の
不純物層、５……ゲート絶縁膜、６……ゲート電
極、７……第２導電型のソース領域、８……第２
導電型のドレーン領域、９……第１導電型の高濃
度の第１の不純物層、１０……フイールド酸化
膜。
Claims (1)
- １ 実質１つの絶縁ゲート型電界効果トランジス
タのみを有する蓄積キヤパシタ不要の半導体メモ
リ素子において、上記半導体メモリ素子とそれに
隣接する半導体メモリ素子との間の電気的な分離
を行なう分離層によつて区画された第１導電型の
半導体層をはさんで互いに対向するように、上記
絶縁ゲート型電界効果トランジスタのチヤンネル
領域と第１導電型の高濃度の第１の不純物層とが
設けられ、かつ第２導電型のソースおよびドレー
ン領域間の領域である上記チヤンネル領域には、
ゲート絶縁膜直下の第１導電型の第２の不純物層
と、該第２の不純物層直下で、上記第１の不純物
層上の第２導電型の第３の不純物層とが設けられ
ることにより、上記ゲート絶縁膜直下に多数担体
のポテンシヤルの井戸を形成したメモリ素子であ
つて、上記ポテンシヤルの井戸に多数担体を上記
第１の不純物層と上記ソースおよび／あるいは、
ドレーン領域との電位を制御することによつて選
択的に注入し、保持し、上記ゲート絶縁膜上のゲ
ート電極と上記ソースおよび／あるいはドレーン
領域との電位を制御することによつて保持された
電荷の状態を読み出すことを特徴とする半導体メ
モリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4179180A JPS56138949A (en) | 1980-03-31 | 1980-03-31 | Semiconductor memory element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4179180A JPS56138949A (en) | 1980-03-31 | 1980-03-31 | Semiconductor memory element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56138949A JPS56138949A (en) | 1981-10-29 |
| JPS623986B2 true JPS623986B2 (ja) | 1987-01-28 |
Family
ID=12618155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4179180A Granted JPS56138949A (en) | 1980-03-31 | 1980-03-31 | Semiconductor memory element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56138949A (ja) |
-
1980
- 1980-03-31 JP JP4179180A patent/JPS56138949A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56138949A (en) | 1981-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4298962A (en) | Memory | |
| US5281842A (en) | Dynamic random access memory with isolated well structure | |
| US4669062A (en) | Two-tiered dynamic random access memory (DRAM) cell | |
| TW426999B (en) | Integrated circuit memory devices having independently biased sub-well regions therein and methods of forming same | |
| US4163243A (en) | One-transistor memory cell with enhanced capacitance | |
| KR19990023762A (ko) | 다이나믹 랜덤 액세스 메모리용 이득 셀과 바이씨모스 다이나믹랜덤 액세스 메모리 제조 방법 | |
| US6136638A (en) | Process technology architecture of embedded DRAM | |
| JPH0132660B2 (ja) | ||
| JPH0150114B2 (ja) | ||
| JPS6050066B2 (ja) | Ｍｏｓ半導体集積回路装置 | |
| JPH0318353B2 (ja) | ||
| US4158238A (en) | Stratified charge ram having an opposite dopant polarity MOSFET switching circuit | |
| JPS5950102B2 (ja) | 半導体メモリ装置 | |
| US4706107A (en) | IC memory cells with reduced alpha particle influence | |
| JPS6322069B2 (ja) | ||
| JPH081947B2 (ja) | ダイナミツク・ランダム・アクセス・メモリ | |
| JPS623986B2 (ja) | ||
| US4152779A (en) | MOS ram cell having improved refresh time | |
| GB2095901A (en) | An MOS transistor | |
| JP2554332B2 (ja) | １トランジスタ型ダイナミツクメモリセル | |
| EP0058998A1 (en) | Semiconductor memory device | |
| JPS60236260A (ja) | 半導体記憶装置 | |
| JP2515033B2 (ja) | 半導体スタティックメモリ装置の製造方法 | |
| GB2087642A (en) | Semiconductor memory device | |
| JP2941327B2 (ja) | Ｍｏｓ型半導体装置 |