JPS6239952B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は時計回路システム内の主にカウンタ群
の動作テストに関するものである。ここにいうカ
ウンタ群とは時計用の秒、分、時、日、曜、及び
月カウンタ、アラーム１、及び２時刻設定用の各
分、時カウンタ、アラーム１、及び２用の各メツ
セージカウンタ（アラーム時刻を何の目的で設定
するかを、その目的に応じてドツトマトリツクス
液晶表示部に絵で表わすための絵のコードデータ
をカウンタする）、ストツプウオツチ用の1/100
秒、1/10秒、秒、分、及び時カウンタ等のことで
ある。ここでカウンタ群の動作テストについて若
干触れると、本来カウンタとは一般的に入力信号
に応じて計数していく回路であり、仮に「０」〜
「９」まで計数する10進カウンタで入力信号が１
秒毎に入つてくるものとすると、「０」〜「９」
の計数動作をチエツクするのに10＋ａ秒間費やす
ことになる。そこで入力信号を0.1秒毎に設定し
た場合、同様な計数動作のチエツク時間は１＋ａ
秒間で済むことになる。従つて計数動作をチエツ
クするためのテスターの検出スピードが早けれ
ば、カウンタへの入力信号、つまりテスト信号を
極力速くしてもよいことになる。このように短時
間でカウンタ群のテストをするための回路がテス
ト回路である。

また、このテスト動作を時刻合わせなどのとき
に利用すれば、短時間のうちに修正が可能であ
る。

次に、従来のテスト回路を第２図に示す。図中
２０１〜２０８は順番で時計用の秒、10秒、分、
10分、時、日、曜、及び月の各カウンタ回路、２
１９〜２２１はアラーム時刻設定用の分、10分、
及び時の各カウンタ回路、２２５〜２３１はスト
ツプウオツチ用の1/100秒、1/10秒、秒、10秒、
分、10分、及び時の各カウンタ回路、239は修正
用のスイツチＣの端子、２４０はテスト端子、及
び２４１〜２４２はチヤタリング防止回路であ
る。ここに言うチヤタリング防止回路が誤動作し
ないように対処した回路を言い、スイツチ信号と
してある決まつた時定数以上、オンの期間がない
とスイツチ信号として見なさないようにしてい
る。

尚、本回路では論理レベル（以下Ｌ／Ｌとい
う）「１」の期間が約14ミリ秒以上ならば、確実
にスイツチ信号として取り込むような回路構成に
している。

従来のテスト回路に於けるテスト動作禁止状態
では、テスト端子入力２７２がＬ／Ｌ「１」のた
めに、チヤタリング防止回路２４２の出力２７３
はインバータ２７４を介してＬ／Ｌ「０」とな
り、テストクロツク２４５はＬ／Ｌ「０」にな
る。このため、カウンタ群にテストクロツクが供
給されず、基本時計モードでは時計用の１秒信号
２４７、及びストツプウオツチモードでは100ヘ
ルツ（以下Hzという）信号２６３により各計数動
作をする。また、時刻修正モードでは時計用の分
セツト信号２５５、時セツト信号２５６、日セツ
ト信号２５７、曜セツト信号２５８、月セツト信
号２５９、及びアラーム時刻修正モードではアラ
ーム用の分セツト信号２６０、時セツト信号２６
２により同様に計数動作をする。

次に、テスト端子の操作によりテスト動作状態
にするとテスト端子入力２７２がＬ／Ｌ「０」の
ために、チヤタリング防止回路２４２の出力２７
３はインバータ２７４を介してＬ／Ｌ「１」とな
る。この状態でスイツチＣ端子２３９よりテスト
用信号２７０を入力すると、NANDゲート２４
３、及びインバータ２４４が形成されてテストク
ロツク２４５が発生する。このテストクロツク２
４５は全てのカウンタに入力しているので、全て
のカウンタが同時にテスト動作を開始することに
なる。

この構成でのテスト回路は第２図からも明らか
なように、カウンタ全てにテストクロツクを供給
しているため、配線数が増えてパターン）複雑化
するという欠点を有しており、更にテスト用信号
２７０を修正スイツチＣに入力するため、修正ス
イツチＣのチヤタリング防止回路２４１に入力さ
れることにより、約36Hz（１／0.014×２≒36）
以上のクロツクをテスト用信号として、スイツチ
Ｃ端子２３９に加えてもＬ／Ｌ「１」の期間が14
ミリ秒以下となるため、前述した通りチヤタリン
グ防止回路からはテストクロツクが発生せず、高
速判定を実行させようにも不可能だという欠点を
も有していた。

本発明の目的はテスト回路を改良することによ
りテスターによるテスト動作の高速判定、及び時
刻合わせのときでも短時間に修正ができるように
するとともに、電子時計回路内のカウンタ群に配
線されているテストクロツク用の信号ラインを極
力少なくさせて、配線パターンを簡素化すること
にある。

以下、実施例に基づいて本発明を詳しく説明す
る。第１図は電子時計のブロツク図であり、本発
明はこのブロツク図中の時計用のカウンタ群１０
４〜１０８、及び１１０、アラーム１、及び２の
時刻設定用のカウンタ群１１１〜１１４、アラー
ム１、及び２用のメツセージカウンタ１１５，１
１６、ストツプウオツチ用のカウンタ群１１９〜
１２２、スイツチＣ１４５、テスト端子１４７、
及びチヤタリング防止回路１４８に関するもので
ある。第１図において、各ブロツクは次のとおり
である。

即ち、１０１は発振器、１０２は発振回路、１
０３は分周器、１０４は時計用の秒カウンタ回
路、１０５は時計用の分カウンタ回路、１０６は
時計用の時カウンタ回路、１０７は曜カウンタ回
路、１０８は日カウンタ回路である。また、１０
９は月末処理回路、１１０は月カウンタ回路、１
１１はアラーム１用の分カウンタ回路、１１２は
アラーム１用の時カウンタ回路、１１３はアラー
ム２用の分カウンタ回路、１１４はアラーム２用
の時カウンタ回路、１１５はアラーム１用のメツ
セージカウンタ回路、１１６はアラーム２用のメ
ツセージカウンタ回路、１１７はストツプウオツ
チ制御回路、１１８はストツプウオツチ用のクロ
ツク形成回路、１１９はストツプウオツチ用の1/
１００及び1/10秒カウンタ回路、１２０はストツプ
ウオツチ用の秒カウンタ回路、１２１はストツプ
ウオツチ用の分カウンタ回路、１２２はストツプ
ウオツチ用の時カウンタ回路、１２３はデータバ
スセレクト及びアラーム一致検出回路、１２４は
表示デコーダ、１２５はアラーム制御回路、１２
６は圧電または電磁ブザー、１２７は鳴り止め制
御回路、１２８はパワーオンクリヤー回路、１２
９は液晶７セグメントドライバー回路、１３０は
液晶７セグメント表示体、１３１は液晶７セグメ
ント表示用のコモン波形々成回路、１３２は液晶
７セグメント表示用のラツチクロツク制御回路で
ある。１３３は液晶ドツトマトリクス部の表示ス
キヤン信号発生回路、１３４は液晶ドツトマトリ
クス部の表示モード制御回路、１３５は液晶ドツ
トマトリツクス部の表示データ記憶器Ａ、１３６
は液晶ドツトマトリクス部の表示データ記憶器
Ｂ、１３７は液晶ドツトマトリツクス部の表示デ
ータ記憶器Ｃ、１３８は種々データの読み出しタ
イミング信号形成回路、１３９は液晶ドツトマト
リクス部の表示駆動信号形成回路、１４０は液晶
ドツトマトリクス部表示用のコモン波形々成回
路、１４１は液晶ドツトマトリクス部の表示ドラ
イバー回路、１４２は液晶ドツトマトリクス表示
体、１４３はスイツチＡ、１４４はスイツチＢ、
１４５はスイツチＣ、１４６はスイツチＤ、１４
７はテスト端子、１４８はスイツチ群のチヤタリ
ング防止回路、１４９はシステムの制御信号形成
回路、１５０は時計用のデータバスライン、１５
１はアラーム用のデータバスラインをそれぞれ表
わしている。

また、第３図は本発明のテスト回路であり、図
中３０５〜３１２は順番で時計用の秒、10秒、
分、10分、時、日、曜、及び月の各カウンタ回
路、３２５〜３２７はアラーム１、３２８〜３３
０はアラーム２時刻設定用の各分、10分、及び時
カウンタ回路、３３１はアラーム１、３３２はア
ラーム２の各メツセージカウンタ回路、３３９〜
３４５はストツプウオツチ用の1/100秒、1/10
秒、秒、10秒、分、10分、及び時カウンタ回路で
ある。まず、本回路でテスト動作禁止状態に於い
ては、テストクロツク信号３５５、及びテスト動
作信号３５６が共にＬ／Ｌ「０」になるため、
ANDゲート３１３，３１５，３１７，３１９，
３２１，３２３，３３３，３３４，３３５，３３
６，３３７，３３８，３４６，３４８，３５０、
及び３５２の出力全てがＬ／Ｌ「０」となる。従
つて時計用のカウンタ回路群３０５〜３１２は時
計用の１秒信号３５７により計数され、その他の
カウンタ回路も通常の計数動作を行なう。次にテ
ストクロツク信号の形成について第４図を用いて
説明すると、図中４０１はスイツチＣ、４０２は
テスト端子、点線Ｃ，Ｄで囲んだ４０３〜４０
６、及び４１９〜４２２はそれぞれ過大入力に対
する保護用の回路、点線Ａ，Ｂで囲んだ部分が各
入力信号４４３、及び４５２に対するチヤタリン
グ防止回路、NANDゲート４３８，４３９、及び
NORゲート４４０は通常の１発修正信号、及び
テストクロツクを転送するためのゲート、テスト
端子４０２が操作されてテスト動作に入ると、各
種カウンタ回路を瞬時にリセツトするためのシス
テムリセツト信号を端子４６５に発生するシステ
ムリセツト信号発生回路４３７より構成されてい
る。まず、本回路に於いてテスト動作禁止状態で
はテスト端子が操作されないため、テスト入力信
号４５１はＬ／Ｌ「１」のままでインバータ４２
４の出力４５２はＬ／Ｌ「０」となる。このため
遅延タイプのフリツプフロツプ（以下Ｆ／Ｆとい
う）４３０のデータ入力４５４がＬ／Ｌ「０」と
なり、サンプリングクロツク４４４の動作でその
出力４５６は反転されてＬ／Ｌ「１」にセツトさ
れる。更にインバータ４３２を介してその出力４
５７がＬ／Ｌ「０」になるため、ANDゲート４
３９は形成されず、出力はＬ／Ｌ「０」となり、
スイツチＣ端子４０１からテスト用の加速クロツ
クを入れても端子４６４からは加速的なテストク
ロツク信号は発生しない。一方、インバータ４３
４の出力４５９はＬ／Ｌ「１」となるため、スイ
ツチＣ端子４０１からのＬ／Ｌ「１」の入力信号
４４２がNANDゲート４０８を通過して、チヤタ
リング防止回路の入力信号４４３が発生する。こ
のとき入力信号４４３はサンプリングクロツク４
４４の２発以上のＬ／Ｌ「１」の期間（第５図、
４４３の動作タイミング線図参照）がないと、
スイツチデータ４４９、及び４５０は発生しな
い。

従つてテスト動作禁止状態、つまり通常状態で
はスイツチＣからの入力可能となり、チヤタリン
グ防止回路を介して１発修正信号（第５図、４６
２の動作タイミング線図参照）を端子４６４に発
生させている。次にテスト動作が実行されたとき
の動作タイミングを第６図に示し説明する。テス
ト端子４０２が操作されてテスト入力信号４５１
がＬ／Ｌ「０」にセツトされると、インバータ４
２４の出力４５２はＬ／Ｌ「１」となるため、ラ
ツチ出力４５３はＬ／Ｌ「１」に保持されて遅延
タイプのＦ／Ｆ４３０の出力４５６がＬ／Ｌ
「０」となる。更にインバータ４３２を介してそ
の出力が遅延タイプのＦ／Ｆ４３３に入り、サン
プリングクロツク４４４がＬ／Ｌ「１」から
「０」に変化するところで遅延タイプのＦ／Ｆ４
３３の出力４５８はＬ／Ｌ「１」から「０」とな
る。そこでチヤタリング防止回路Ｂからの出力４
５７、及び４５８をNANDゲート４３５、インバ
ータ４３６を介してのチヤタリング防止回路Ａの
Ｆ／Ｆにリセツト信号４６０として加えている。
またインバータ４３４を介してその出力４５９が
Ｌ／Ｌ「０」となるため、NANDゲート４０８は
形成されずスイツチＣ端子４０１を操作しても入
力信号は禁止される。従つて、スイツチＣのチヤ
タリング防止回路からのスイツチデータ出力４４
９はＬ／Ｌ「０」、及び４５０はＬ／Ｌ「１」の
ため、ANDゲート４３８の出力はＬ／Ｌ「０」
となりチヤタリング防止回路の機能はロツクされ
たことになる。

一方、インバータ４３２の出力４５７はＬ／Ｌ
「１」となつているため、スイツチＣ端子４０１
よりテスト用の入力信号４４２を加えれば、
ANDゲート４３９が形成されてNORゲート４４
０、及びインバータ４４１を介して端子４６４に
テストクロツク信号が発生することになる。

そこでこのテストクロツク信号がテスト回路に
供給され、どのように動作するかを第３図を用い
て説明する。図中３５５がテストクロツク信号で
あり、カウンタ前段のANDゲート３１３，３１
５，３１７，３１９，３２１，３２３，３３３〜
３３８，３４６，３４８，３５０，３５２に入力
されている。また、これらのANDゲートにはテ
ストするカウンタを選択する信号、つまり順番に
秒テスト３６６、分テスト３６７、時テスト３６
８、日テスト３６９、曜テスト３７０、月テスト
３７１、アラーム１の分テスト３７４、アラーム
１の時テスト３７５、アラーム２の分テスト３７
６、アラーム２の時テスト３７７、メツセージ１
のキヤラクターテスト３７８、メツセージ２のキ
ヤラクターテスト３７９、ストツプウオツチの1/
１００秒テスト３８７、ストツプウオツチの秒テス
ト３８８、ストツプウオツチの分テスト３８９、
ストツプウオツチの時テスト３９０信号が入力さ
れている。そこで時計用の秒桁カウンタ３０５、
及び10秒桁カウンタ３０６を取り上げてテストの
様子を説明する。まず、テスト動作が実行される
とテスト動作信号３５６がＬ／Ｌ「１」となり、
この状態に於いて秒テストの選択信号３６６を
Ｌ／Ｌ「１」にセツトすれば、ANDゲート３１
３が形成されて秒テストクロツクが発生する。こ
のクロツクはORゲート３１４で１秒信号３５７
と論理和がとられ、秒カウンタ回路に供給され
る。従つてクロツク、及び１秒信号３５７が入る
毎にカウンタアツプが進み、秒桁カウンタからの
桁上げ信号３５８も発生して秒、及び10秒桁カウ
ンタからの秒データ０〜５９を出力する。従つ
て、高速のテストクロツク信号を用いることによ
り10秒桁に直接テストクロツクを供給しなくて
も、秒桁からの桁上によつて10秒の桁のテスト行
なえる。また、このとき秒カウンタ回路がテスト
クロツク信号３５５でリセツトされないようにイ
ンバータ３０１、及びANDゲート３０２を設け
ておき、テスト動作中は秒カウンタ回路のリセツ
ト信号３６５がＬ／Ｌ「０」となるようにしてあ
る。同様に他のカウンタについても秒カウンタの
ようなテスト動作が可能である。又、本発明では
テスト動作禁止状態では端子４６４からスイツチ
Ｃの操作による信号が修正信号として出力される
ことから、この修正信号は第３図の端子３５５を
通じて各桁に修正信号として供給される。この
時、３６６〜３７１，３７４〜３７９の信号は選
択信号となり、テスト回路と修正回路の共用が行
なわれる。

以上から本発明によるテスト回路は、テストク
ロツクをチヤタリング防止回路に通さずに直接テ
スト回路のゲートに加えることができるため、従
来よりも速いテストクロツクで短時間にカウンタ
のテストが可能になること、また秒、10秒桁等を
連続して、10秒桁は桁上信号によつてテストでき
るため、10秒桁にはテスト用の配線は不要とな
り、同様に10分桁等の配線も不要となつて電子時
計回路内のカウンタに配線される、テストクロツ
ク用の信号ラインを減少させることが可能にな
り、配線パターンを簡素化できる効果をも有する
ものである。

【図面の簡単な説明】

第１図……電子時計のブロツク図、第２図……
従来のテスト回路、第３図……本発明のテスト回
路、第４図……本発明のテストクロツク制御回
路、第５図……本発明のテストクロツク制御回路
の動作タイミング線図１、第６図……本発明のテ
ストクロツク制御回路の動作タイミング線図２。

Claims (1)

【特許請求の範囲】
1. １ 時、10分、分、10秒、秒のカウンタ３０５〜
   ３１２を有する電子時計の前記カウンタのテスト
   を行うテスト回路において、時刻修正スイツチか
   らの修正信号又は外部より入力されるテストクロ
   ツク信号を入力するスイツチ入力端子１４５，４
   ０１、テスト動作禁止状態かテスト状態かを指定
   するテスト動作信号を入力するテスト端子１４
   ７，４０２、前記スイツチ入力端子に接続され前
   記スイツチ入力端子からの修正信号のチヤタリン
   グを防止する第１のチヤタリング防止回路Ａ、前
   記テスト端子からのテスト入力信号のチヤタリン
   グを防止する第２のチヤタリング防止回路Ｂ、前
   記スイツチ入力端子からの信号と前記第１のチヤ
   タリング防止回路からの信号を入力し、前記第２
   のチヤタリング防止回路からの出力に応じてテス
   ト状態にて前記第１のチヤタリング防止回路から
   の信号を禁止し前記スイツチ入力端子からのテス
   トクロツク信号を選択し、出力端子４６４に出力
   する第１のゲート回路４３８〜４４０、及び前記
   第１のゲート回路からの信号を入力し、前記秒、
   分、時の桁に前記テストクロツク信号を供給する
   第２のゲート回路３１３，３１５，３１７，３１
   ９，３２１，３２３よりなることを特徴とする電
   子時計のテスト回路。