JPS6241432B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は接合形FET（以下、JFETという）を
マツチングする方法に関する。

厚膜及び薄膜トランジスタは正確な値にレーザ
ートリムできることが知られている。このような
デバイスは絶縁基板の頂部に配されており、その
トリミングは例えば蒸発による材料の除去からな
る。研摩ブラスト及び他の既知の機械的切削方法
も実際の役に立つことがわかつている。しかし、
材料を除去するこのような方法は半導体素子に応
用された時には実用できないことがわかつてい
る。特に、このような方法は半導体IC構造に対
しては破壊的であるとみなされている。従つて、
従来技術においては、ICデバイスはできるだけ
小さい許容範囲に製造されている。大抵の場合
に、このICと電気的に反応する外部調整素子へ
の接続がなされている。他の場合には、このIC
メタライゼーシヨンパターンは、IC抵抗素子に
関連した短絡リンクを有している。短絡リンクが
厳格な時は、レーザーあるいは他の手段によつて
抵抗値はIC製造後に調整できる。この方法はス
テツプすなわちインクリメンタルな変化をもたら
し、最も近いステツプ値についてだけ調整でき
る。このような調整の必要をなくすことが望まし
い。

本発明の別の目的は、ある導電形にあつて逆の
導電形の半導体本体の表面近くに設けられた半導
体薄層をトリミングする方法を提供することにあ
る。

本発明の更に別の目的は、モノリシツク半導体
集積回路におけるマツチングされた対をつくり出
すために薄層JFETのマツチング方法を提供する
ことにある。

前述の目的及び他の目的は以下に述べられる方
法において達成される。レーザー等により発生さ
れる放射エネルギーは半導体集積回路（IC）の
表面上のスモール・スポツトに集束される。この
エネルギーは半導体において表面反応を生ずるの
に十分な局部加熱を発生するように制御される。
もし所望ならば、この集束されたスポツトは反応
された部分を拡大するように変形される。表面近
くに半導体の薄層を有し、下層にある半導体の導
電形式と逆の導電形式にあるようなこのICのこ
れらの部分において、トリミングが行なわれる。
このような部分は、抵抗、ダイオード、トランジ
スタを形成する層を有することができまた別の薄
層をも備えることができる。典型的にはこのよう
な構造は半導体表面において深さおよそ１ミクロ
ン以下まで存在し、通常は保護酸化物層で覆われ
ている。

１実施例においては、１対のJFETデバイスは
差動増幅器の入力段として機能する対を有する
ICにつくられる。この対のうち大きい方のJFET
が識別され、通常のIC構造を用いることができ
ない許容範囲にまで精密にマツチングした対を構
成するようにトリムされる。

第１図は表面下のチヤンネルを有する典形的な
薄層JFETの断面を示している。モノリシツクIC
構造において通常採用されている形式が示されて
いる。図面は寸法通りではない。すなわち、種々
の部分が明瞭に例示されるように拡大されるが変
形されている。また図示された表面下のチヤンネ
ルは現在IC構造に対して賞用されているが、単
一層表面チヤンネル構造も採用できる。

Ｐ形基板１０はその上に蒸着されたＮ形エピタ
キシヤル層１１を有している。Ｐ形絶縁リング１
２はJFETがその中に製造されるエピタキシヤル
材料のＮ形タブを絶縁するようにエピタキシヤル
層を介して十分に拡散される。Ｐ形のソース及び
ドレイン電極１３及び１４はこのタブ中に拡散さ
れＮ＋形ゲート接点１５が図示されたように拡散
される。電極１３−１５は従来の酸化物マスクプ
レナ拡散プロセスを用いて拡散される。プレナ拡
散が完了した後に、このJFETチヤンネル部分は
イオン打込を用いて構成される。Ｐ形チヤンネル
１６はイオン打込されＮ形トツプゲート１７で覆
われる。このゲート１７はチヤンネル１６を覆う
だけでなくエピタキシヤル材料に対してオーム接
触するように重なつている。チヤンネル１６及び
トップゲート１７の上に示された酸化物は典形的
にはイオン打込表面に比較的低温で付加された蒸
着酸化物である。

ソース及びドレイン部分は典形的にはおよそ３
ミクロン厚であり、チヤンネル１６は通常は１ミ
クロンより小さい深さがよい。このようにJFET
の臨界動作部分においては、すべてのデバイス動
作はおよそ１ミクロンの半導体表面で行なわれ
る。

トツプゲート１７を有するチヤンネル１６が好
ましいが、このJFETはトツプゲートなしでも構
成できる。この場合は、Ｐ形チヤンネルは半導体
−酸化物境界まで広がつている。本発明及び以下
の説明に関連して、どちらの形式の構成でも同じ
ようによく適用できる。

第１図に示されたように、ソース、ドレイン及
びゲート電極は酸化物１８中の孔を通つてのびて
いるプレナメタル接点を備えている。これらはそ
れぞれ１９，２０及び２１で表示されている。

このJFETの特性は種々の層の厚さ、特性及び
表面形状に沿つてそれらのドーピング密度により
制御できる。製造の際にこのプロセスは、種々の
制御パラメータが大量生産規模において再現を可
能にするのに十分な許容範囲に保たれるようなプ
ロセスである。しかし、これらのデバイスは不可
避的に個々の差を有している。

以降に開示される特定条件下においてはJFET
チヤンネルを構成するものを含む半導体薄層は局
部放射エネルギーの印加により精密な特性をつく
りだすためにトリムされる。例えば、固定バイア
ス電位が印加されていれば、このJFETにより流
される電流はかなりの範囲にわたつて調整でき
る。調整の前にこのJFETが所望の電流を超えて
電流を流すことだけが必要である。

発明者の調整プロセスは、例えば差動増幅器の
入力段のように対で用いられるJFETデバイスを
マツチングする際に極めて有用であることが証明
された。本出願においては、典形的にはシリコン
IC基板上に隣接対として製造された１対のJFET
は同一のバイアス源に接続される。この２つの
JFETのうち大きい方のJFETが決められ次にマ
ツチングするようにトリムされる。行なわれた労
力の程度に応じて、所望のほとんどいかなる程度
のマツチングでも達成できる。これがIC製造に
おける最終ステツプであるので、これは外部オフ
セツトバランスを必要としない平衡JFET ICデ
バイスの大量生産を可能にする。

第２図を参照して、JFETデバイス２１及び２
２は入力対として使用するために計画された１対
を表わす。抵抗２３及び２４はマツチングされた
負荷装置を表わす。試験にあたつて、この負荷は
端子２５で接地に対して加えられた負電位−Ｖに
結合されている。２つのゲートは一緒に結合され
点線で示されたように接地されている。もし所望
ならば、このゲートは任意の適当なバイアス源へ
戻すことができる。電圧計２６は図示のように
JFETドレイン間に結合される。この回路が完全
に平衡化されているならば、この電圧計はゼロを
示す。もし不平衡ならば、大きい方のJFETはよ
り高い（さらに正の）電圧を有する。これはトリ
ムされるJFETである。トリミングは所望の平衡
が達成されるまで続けられる。

第３図は、２１及び２２で表示された１対の
JFETを有するIC形状の断片を示す。第１図に関
連して、第３図のJFET２１はトツプゲート１７
により重ねられたチヤンネル１６により接続され
たソース１３とドレイン１４を有してる。そのよ
うに表示されていないJFET２２も同じ素子を有
している。図示されていないが、JFET２１及び
２２は前述されたように別々の絶縁されたタブ中
に配設されている。製造誤差によつて、JFET２
１は同じゲート−ソース間バイアスに対して更に
電流を流すがそれはトリミングで選択されるもの
とする。

制御装置２８によつて動作された放射エネルギ
ー源２７は、JFET２１のチヤンネル部分１６上
にレンズ２９により集束された出力を有する。こ
の集束スポツトは３０で示される。トリミングメ
カニズムが完全にわからない間は、半導体の局部
加熱が局部的な酸化物成長を発生し半導体の表面
が消費されると考えられていた。スポツト３０に
おける動作を詳しく示している第４図は物理的メ
カニズムを例示している。

第４図は線４−４に沿つてとられた第３図の
JFET２１の拡大断面でありスポツト３０の近辺
における詳細を示している。当初に１８として示
された酸化物は熱活性化された局部成長により生
じたスポツト３０の部分で酸化物１８よりも厚く
なる。このようにして層１６及び１７は浸透され
る。層１６は典形的には半導体表面下および１ミ
クロン未満であるので、増加した酸化物の浸透は
それほど大きくはない。たとえこの浸透がチヤン
ネル層１６を通つて途中まで達していたとして
も、いかなる浸透もチヤンネルの導電性を減少す
るように動作する。

制御装置２８はソース２７を動作し所望のエネ
ルギーと放射の持続時間を発生するために用いら
れる。更に、制御装置２８は、ビーム衝突点が制
御できるようにソース２７を変換するように動作
できる。一般的に、JFETチヤンネルのトリミン
グは第３図に示されたように中央部分に制限され
るべきである。少なくともソース及びドレイン電
極に近い部分は避けるべきである。もし単一スポ
ツト３０によつて発生されたトリミングが適当で
ないならば、このソースは変換でき、点３１及び
３２で示されるような別のトリミングが実行され
る。しかし、トリミングに必要である数多くのス
ポツトは所望の結果を達成するために用いられ
る。代わりに、ソース２７は３３に示されるよう
なライントリムを発生し続けている間中オンにさ
れかつ変換できる。線３３はチヤンネル１６の外
側へのびて示されているが実際は完全にチヤンネ
ル１６内に設けることができる。

ソース２７は半導体を加熱できる任意の放射エ
ネルギー源でよい。所望ならば、電子ビームが用
いられるがこれは真空中での動作を必要とする。
好ましいソースはレーザーであり、これは精確に
集束できかつ制御できる。このレーザー波長はト
リムされる半導体の吸収端近くにあるように選択
される。シリコンはレーザー動作でおよそ１ミク
ロンにトリムされる。この波長においてはこの酸
化物物は透過性であり、ほとんどのエネルギーは
シリコン表面に近い半導体自体で吸収される。こ
のレーザーはパルスモードであるいは連続的に動
作できる。パルスモードの時は、各パルスはこの
チヤンネルが十分に浸透までトリミングを行う。
所望ならば、パルシング及びトランスレーシヨン
が用いられる。パルスモードにおいては、トリミ
ングの精度は、パルス毎に与えられるエネルギー
が極めて再現性があるので容易に制御される。連
続モードにおいては、最も速いトリミングが特に
同時のトランスレーシヨンによつて達成される。
しかし、これは制御するには最も難かしいトリミ
ングモードである。

トリミング動作においては、特定のJFET構造
及びトリミング装置に対するトリム速度が決めら
れる。動作においてこのJFETは測定され、必要
とされるトリムの程度が見積られそしてこのトリ
ムが実行される。測定が所望の値に達するまで一
連のトリム−測定サイクルが完了される。測定と
結合したトリミングの概念は厚膜及び薄膜技術に
おいて周知であり、これらの技術において用いら
れたテクニツクは単により高い精度のレーザー光
学及びビームポジシヨニングメカニズムを採用す
るだけで半導体薄層をトリミングするために応用
できる。

本発明の実際の例について述べる。LF156マイ
クロサーキツトとして知られている集積回路装置
は２％以内にマツチングされた入力回路JFETデ
バイスを有するようにつくられた。1.06ミクロン
で動作するコラドモデル（Korad model）
KY2QYAGレーザーはおよそ５ミリワツトで連続
動作を発生するように調整された。レーザービー
ムは約0.4ミルのスポツト直径まで集束され、
6.45cm²（平方インチ）あたりおよそ40000ワツト
の電力密度を発生する。第２図に３３で示された
もののようにライントリミングは大きい方の
JFETに行なわれてより良いマツチングを達成す
る。この結果は0.1％以内までの装置のマツチン
グであつて、20：１の改善がなされた。

前述の例はJFETの表面下チヤンネルのトリミ
ングを示しているが、このプロセスはチヤンネル
が半導体表面にあるJFETデバイスについても同
時によく動作する。このようなデバイスは１つの
層だけが電極１３と１４との間の半導体中に存在
すること以外は第１図に示されたものと同じであ
る。このトリムされた層はモノリシツク半導体中
に位置されているので、高い値でイオン打込がさ
れた抵抗、ダイオード、バイポーラトランジスタ
及びJFETは従来の製作の後に精確な値にまでト
リムできることは明らかである。このような装置
は伝統的にトリムできないものとみなされてい
た。従つて、この発明は極めて有用かつ予期しな
い効果を生じたと考えられる。

【図面の簡単な説明】

第１図は典形的なIC中にあるJFET断面図であ
る。第２図はJFET対の特性を決定するために用
いるテスト回路の回路図である。第３図は、１対
のJFETを示しているICの形状の断片とトリミン
グ装置とを示している。第４図は、第３図の
JFETデバイスの１方の拡大断面でありトリムス
ポツトの特性を示している。 符号説明、１０：Ｐ型基板、１１：Ｎ形エピタ
キシヤル層、１２：Ｐ形絶縁リング、１３：Ｐ形
ソース電極、１４：Ｐ形ドレイン電極、１５：Ｎ
＋形ゲート電極、１６：Ｐ形チヤンネル、１７：
Ｎ形トツプゲート、１８：酸化物、１９，２０，
２１：プレナメタル接点、２１，２２：JFET、
２６：電圧計、２７：放射エネルギー源、２８：
制御装置、２９：レンズ、３０，３１，３２：ス
ポツト、３３：ライントリム。

Claims (1)

1. 【特許請求の範囲】 １ モノリシツク半導体集積回路に組込まれかつ
   それぞれソース、ドレイン及びチヤンネル部分を
   有しこのチヤンネル部分が下層材料の形式と逆の
   形式の半導体層を有している１対の接合形FET
   をマツチングする方法において、 前記接合形FETの対からより導電性のある接
   合形FETを決めること、 前記チヤンネル部分に反応をひき起こすような
   波長及び振幅を有する放射エネルギーを前記より
   導電性のある接合形FETの前記チヤンネル部分
   に照射し、該チヤンネル部分を構成する半導体層
   中に局部成長により酸化物を浸透させること、及
   び、 前記対がマツチングするまで放射エネルギーの
   前記照射を続けること、 の各ステツプから成ることを特徴とする接合形
   FETをマツチングする方法。 ２ 特許請求の範囲第１項記載の方法において、
   前記半導体層が前記半導体の表面下およそ１ミク
   ロン未満に位置している方法。 ３ 特許請求の範囲第１項記載の方法において、
   前記半導体がシリコンでありかつ前記波長がおよ
   そ１ミクロンに選択される方法。 ４ 特許請求の範囲第３項記載の方法において、
   前記エネルギーが6.45cm²（平方インチ）当たりお
   よそ40000ワツトに選択される方法。 ５ 特許請求の範囲第４項記載の方法において、
   放射エネルギーが前記チヤンネル部分に対して小
   さいスポツトに集束されたレーザーにより発生さ
   れる方法。 ６ 特許請求の範囲第５項記載の方法において、
   前記レーザーがパルス動作されている方法。 ７ 特許請求の範囲第５項記載の方法において、
   前記レーザーがトリミングの間中連続的に動作さ
   れる方法。 ８ 特許請求の範囲第５項記載の方法において、
   前記スポツトが前記トリミング中変換される方
   法。