JPS6232638A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6232638A JPS6232638A JP60172665A JP17266585A JPS6232638A JP S6232638 A JPS6232638 A JP S6232638A JP 60172665 A JP60172665 A JP 60172665A JP 17266585 A JP17266585 A JP 17266585A JP S6232638 A JPS6232638 A JP S6232638A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野〕
本発明は半導体記憶装置に関し、特にＥＰＲＯＭ （
Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒ
ｅａｄ ０ｎｌｙ Ｍｅｓ＋ｏｒｙ）における低消
費電力化を図った半導体記憶装置に関する。
Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒ
ｅａｄ ０ｎｌｙ Ｍｅｓ＋ｏｒｙ）における低消
費電力化を図った半導体記憶装置に関する。
一般に、ＥＰＲＯＭ等の半導体記憶装置では、メモリセ
ルへの情報書込時と続出時とで夫々異なった電圧をワー
ド線に印加している０例えば、書込時には比較的高い電
圧の■、ｐが印加され、続出時にはこれよりも低い電圧
のＶ ＣＣがワード線に印加される。第５図はこれら電
圧を印加するための回路の一例であり、メモリセルＭの
ワード線ＷＬの一端にはディプレフジョンＭＯ３ＦＥＴ
（ＭＯ３型電界効果トランジスタ）Ｑｌを介して■、
ｐ及びＶ ｃｃの電源ＶＳを接続し、又その他端にはト
ランスファと称するディプレッションＭＯＳ Ｆ ＥＴ
Ｑｚ 、及びＰ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓとＮ型
ＭＯ３ＦＥＴＱ、とからなるインバータＩＮＶを介して
ＸデコーダＸＤＥＣに接続している。なお、このような
ワード線は複数本（例えば８本）を並列して設けている
こと、又、前記インバータＩＮＶにはｙ ｃｃが印加さ
れていることは言うまでもない。
ルへの情報書込時と続出時とで夫々異なった電圧をワー
ド線に印加している０例えば、書込時には比較的高い電
圧の■、ｐが印加され、続出時にはこれよりも低い電圧
のＶ ＣＣがワード線に印加される。第５図はこれら電
圧を印加するための回路の一例であり、メモリセルＭの
ワード線ＷＬの一端にはディプレフジョンＭＯ３ＦＥＴ
（ＭＯ３型電界効果トランジスタ）Ｑｌを介して■、
ｐ及びＶ ｃｃの電源ＶＳを接続し、又その他端にはト
ランスファと称するディプレッションＭＯＳ Ｆ ＥＴ
Ｑｚ 、及びＰ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓとＮ型
ＭＯ３ＦＥＴＱ、とからなるインバータＩＮＶを介して
ＸデコーダＸＤＥＣに接続している。なお、このような
ワード線は複数本（例えば８本）を並列して設けている
こと、又、前記インバータＩＮＶにはｙ ｃｃが印加さ
れていることは言うまでもない。
そして、書込時にはＸデコーダＸＤＥＣがいずれか１本
のワードｖＡＷＬを選択してそのインバータＩＮＶにＬ
ＯＷレベルを入力し、ＭＯＳ Ｆ ＥＴＱ、がオン、Ｑ
４がオフとなり、ＭＯ３ＦＥＴＱ工もオフとなる。一方
、このワード線ＷＬには電源ｖＳからｖｐ、を印加して
いるため、ワード線ＷＬの電位は■２．まで上昇し、メ
モリセルＭへの書込みが実行される。この時、他のワー
ド線ではインバータＩＮＶにおいてＭＯ８ＦＥＴＱｔ及
びＱ４が夫々オンしているため、電源ＶＳの電位はグラ
ンドへ流れ、電位の上昇は生じない。
のワードｖＡＷＬを選択してそのインバータＩＮＶにＬ
ＯＷレベルを入力し、ＭＯＳ Ｆ ＥＴＱ、がオン、Ｑ
４がオフとなり、ＭＯ３ＦＥＴＱ工もオフとなる。一方
、このワード線ＷＬには電源ｖＳからｖｐ、を印加して
いるため、ワード線ＷＬの電位は■２．まで上昇し、メ
モリセルＭへの書込みが実行される。この時、他のワー
ド線ではインバータＩＮＶにおいてＭＯ８ＦＥＴＱｔ及
びＱ４が夫々オンしているため、電源ＶＳの電位はグラ
ンドへ流れ、電位の上昇は生じない。
一方、続出時には全てのＭＯ３ＦＥＴＱ！がオンすると
ともに、ＸデコーダＸＤＥＣにより選択されたワード線
ＷＬのインバータＩＮＶにＬｏ−が入力されるため、そ
のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓがオン、Ｑ４がオフと
なる。このため、電源ｖＳ及びインバータＩＮＶからの
電位■ｃｃがワード線ＷＬに印加され、この電位を検出
することにより読出しが実行される。この時、他のワー
ド線Ｗｌ、ではインバータＩＮＶのＭ ＯＳ Ｆ Ｅ
Ｔ Ｑ ４がオンしているため、電源■Ｓから各ワード
線に印加されるｙ ｃｃはＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
ｚ及びＱ４を通ってグランドに流れてしまい、読出しが
実行されることはない。
ともに、ＸデコーダＸＤＥＣにより選択されたワード線
ＷＬのインバータＩＮＶにＬｏ−が入力されるため、そ
のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓがオン、Ｑ４がオフと
なる。このため、電源ｖＳ及びインバータＩＮＶからの
電位■ｃｃがワード線ＷＬに印加され、この電位を検出
することにより読出しが実行される。この時、他のワー
ド線Ｗｌ、ではインバータＩＮＶのＭ ＯＳ Ｆ Ｅ
Ｔ Ｑ ４がオンしているため、電源■Ｓから各ワード
線に印加されるｙ ｃｃはＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
ｚ及びＱ４を通ってグランドに流れてしまい、読出しが
実行されることはない。
ところで、前述した回路構成では、続出時に選択されな
いワード線では、電源ｖＳからのＶ ｃｃは、ＭＯＳＦ
ＥＴＱ！及びＱ４を通ってグランドへ通流してしまうた
め、これが余分な電力消費の原因となる。このため、こ
れを防止するために第６図（ａ）及び（ｂ）に示す構成
がこれまでに提案されている。
いワード線では、電源ｖＳからのＶ ｃｃは、ＭＯＳＦ
ＥＴＱ！及びＱ４を通ってグランドへ通流してしまうた
め、これが余分な電力消費の原因となる。このため、こ
れを防止するために第６図（ａ）及び（ｂ）に示す構成
がこれまでに提案されている。
即ち、前述した電源ＶＳに接続されるＭＯ３ＦＥ Ｔ
Ｑ ＋を、同図（ａ）に示す構成とする。この構成は、
例えばＰ型シリコン基板４１にＮ型ウェル４２を形成し
、このＮ型ウェル４２上に絶縁膜４３を介してＰ型多結
晶シリコン層４４を形成している。そして、このＰ型多
結晶シリコン層４４の一端を電源ＶＳに、他端をワード
線ＷＬに接続し、又Ｎ型ウェル４２にはコンタクト４５
によって所定の電圧を印加できるように構成している。
Ｑ ＋を、同図（ａ）に示す構成とする。この構成は、
例えばＰ型シリコン基板４１にＮ型ウェル４２を形成し
、このＮ型ウェル４２上に絶縁膜４３を介してＰ型多結
晶シリコン層４４を形成している。そして、このＰ型多
結晶シリコン層４４の一端を電源ＶＳに、他端をワード
線ＷＬに接続し、又Ｎ型ウェル４２にはコンタクト４５
によって所定の電圧を印加できるように構成している。
実際には、同図（ｂ）のように、複数本のワード線ＷＬ
に亘ってＮ型ウェル４２を延設し、これに交差するよう
に各ワード線の多結晶シリコン層４４を配設する。
に亘ってＮ型ウェル４２を延設し、これに交差するよう
に各ワード線の多結晶シリコン層４４を配設する。
この構成によれば、特に続出時においては、Ｎ型ウェル
４２にコンタクト４５を介して所定の電圧を印加すると
、各多結晶シリコン層４４では絶縁膜４３を介してＮ型
ウェル４２に面した部分に空乏層が拡がり、その結果多
結晶シリコン履４４の電気抵抗が増大し電流が流れ難い
状態となる。
４２にコンタクト４５を介して所定の電圧を印加すると
、各多結晶シリコン層４４では絶縁膜４３を介してＮ型
ウェル４２に面した部分に空乏層が拡がり、その結果多
結晶シリコン履４４の電気抵抗が増大し電流が流れ難い
状態となる。
このため、続出時における非選択のワード線において電
源ＶＳからグランドへ通流する電流が現象され、この時
の消費電力の低減を図ることができる。
源ＶＳからグランドへ通流する電流が現象され、この時
の消費電力の低減を図ることができる。
上述した構成では、例えばＰ型多結晶シリコン層４４の
不純物濃度をＩＱ”ｃｍ−”程度とし、Ｎ型ウェル４２
との間の電圧（絶縁膜４３を挟んだ部分の電位差）を７
〜８■程度とした場合、多結晶シリコン暦４４における
空乏層は基板側から１０００人程度程度拡がらないと考
えられる。このため、通常の２０００Å以上の膜厚を有
する多結晶シリコンをそのまま利用する場合には、この
多結晶シリコン層内を流れる電流を十分に低減させるこ
とは難しい。
不純物濃度をＩＱ”ｃｍ−”程度とし、Ｎ型ウェル４２
との間の電圧（絶縁膜４３を挟んだ部分の電位差）を７
〜８■程度とした場合、多結晶シリコン暦４４における
空乏層は基板側から１０００人程度程度拡がらないと考
えられる。このため、通常の２０００Å以上の膜厚を有
する多結晶シリコンをそのまま利用する場合には、この
多結晶シリコン層内を流れる電流を十分に低減させるこ
とは難しい。
このため、メモリセルの大集積化に伴ってワード線の数
が増加された場合には、セルアレイ全体としての消費電
力は極めて大きなものになり、前述した問題を完全に解
消することは難しい。
が増加された場合には、セルアレイ全体としての消費電
力は極めて大きなものになり、前述した問題を完全に解
消することは難しい。
これを防止するために、多結晶シリコン層４４のＮ型ウ
ェル４２に対向する部分の不純物−ａ度を低減し、或い
は多結晶シリコン層の厚さを薄くする等することも考え
られるが、前者の対策では製造工程が複雑になって従来
のＥＰＲＯＭプロ土スに適合しないという問題が生じ、
後者では導通状態における多結晶シリコン層４４の抵抗
が大きくなり、書込時や読出時にワー・ド線に所定の電
圧を印加できなくなる等の問題がある。
ェル４２に対向する部分の不純物−ａ度を低減し、或い
は多結晶シリコン層の厚さを薄くする等することも考え
られるが、前者の対策では製造工程が複雑になって従来
のＥＰＲＯＭプロ土スに適合しないという問題が生じ、
後者では導通状態における多結晶シリコン層４４の抵抗
が大きくなり、書込時や読出時にワー・ド線に所定の電
圧を印加できなくなる等の問題がある。
本発明の半導体記憶装置は、上述した種々の問題を生じ
ることなく、非選択時におけるワード線の電流を低減し
て消費電力の低減を図るために、ワード線と電源との間
に接続した多結晶シリコン層の上に第２の多結晶シリコ
ン層を形成し、この第２の多結晶シリコン層と、前記１
の多結晶シリコン層の下側のウェルとに同時に電圧を印
加し得るように構成し、この電圧の印加によって１の多
結晶シリコン層内に上下方向乃至側方がら空乏層が拡が
ってｌの多結晶シリコン層の抵抗を大幅に増大するよう
に構成している。
ることなく、非選択時におけるワード線の電流を低減し
て消費電力の低減を図るために、ワード線と電源との間
に接続した多結晶シリコン層の上に第２の多結晶シリコ
ン層を形成し、この第２の多結晶シリコン層と、前記１
の多結晶シリコン層の下側のウェルとに同時に電圧を印
加し得るように構成し、この電圧の印加によって１の多
結晶シリコン層内に上下方向乃至側方がら空乏層が拡が
ってｌの多結晶シリコン層の抵抗を大幅に増大するよう
に構成している。
次に本発明を図面を参照して説明する。
第１図乃至第３図は本発明をＥＰＲＯＭに適用した一実
施例を示しており、第１図において■ＳはＶ、、及び■
。の電源、ＭＡはメモリセルＭを有するメモリセルアレ
イ、ＸＤＥＣはＸデコーダであり、各メモリセルＭのワ
ード線ＷＬの一端は、素子Ｑ１．を介して前記電源ＶＳ
に接続し、又他端は素子Ｑ２及びＭＯ３ＦＥＴＱ３とＱ
４とからなるインバータＩＮＶを介して前記Ｘデコーダ
ＸＤＥＣに接続している。そして、前記電源ＶＳ側に設
けた素子Ｑ１ｍは、第２図及び第３図に夫々ことなる方
向の断面構造を示すように、ウェルと、１及び第２の多
結晶シリコン層とで構成している。
施例を示しており、第１図において■ＳはＶ、、及び■
。の電源、ＭＡはメモリセルＭを有するメモリセルアレ
イ、ＸＤＥＣはＸデコーダであり、各メモリセルＭのワ
ード線ＷＬの一端は、素子Ｑ１．を介して前記電源ＶＳ
に接続し、又他端は素子Ｑ２及びＭＯ３ＦＥＴＱ３とＱ
４とからなるインバータＩＮＶを介して前記Ｘデコーダ
ＸＤＥＣに接続している。そして、前記電源ＶＳ側に設
けた素子Ｑ１ｍは、第２図及び第３図に夫々ことなる方
向の断面構造を示すように、ウェルと、１及び第２の多
結晶シリコン層とで構成している。
即ち、Ｐ型シリコン基板１には前記電源■Ｓと各メモリ
セルアレイＭＡとの間に亘って帯状のＮ型ウェル２を延
在形成し、その上に厚い二酸化シリコン膜からなる素子
分離領域３を形成するとともに、この素子分離領域３に
よって画成される部分には薄い二酸化シリコン膜４を形
成している。
セルアレイＭＡとの間に亘って帯状のＮ型ウェル２を延
在形成し、その上に厚い二酸化シリコン膜からなる素子
分離領域３を形成するとともに、この素子分離領域３に
よって画成される部分には薄い二酸化シリコン膜４を形
成している。
そして、この二酸化シリコン膜４上には前記Ｎ型ウェル
２と交差するように、しかも各メモリセルアレイＭＡの
ワード線ＷＬに対応して夫々１の多結晶シリコン層５を
所定パターンに形成し、これにはＰ型不純物を導入して
Ｐ型子結晶シリコン層として構成している。この１の多
結晶シリコン層５の略中央部上には二酸化シリコンから
なる絶縁膜６を形成し、更にこの絶縁膜６上には前記各
１の多結晶シリコン層５に交差するように帯状の第２の
多結晶シリコン層７を形成している。しかる上で、この
第２の多結晶シリコン層７上に絶縁膜８を、又前記１及
び第２の多結晶シリコン層５゜７上に層間絶縁膜９を形
成した後、前記１の多結晶シリコン層５の両端に金属電
ｉ５Ａ、５Ｂを有するコンタクト５ａ、５ｂを形成して
前記各ワード線ＷＬ、即ちコンタクト５ａを電源ｖＳに
、コンタクト５ｂをメモルセルＭに接続している。又、
前記Ｎ型ウェル２の一部には、不純物を高濃度に導入し
たウェルコンタクト部２ａを形成し、金属電極２Ａを形
成している。更に、前記第２の多結晶シリコン層７の一
部にもコンタクト部７ａを形成している。これら、Ｎ型
ウェル２と第２多結晶シリコン層７の各コンタクト部２
ａ、？ａは読出時にＨｉｇｈレベルの電圧が印加される
電圧源に接続している。
２と交差するように、しかも各メモリセルアレイＭＡの
ワード線ＷＬに対応して夫々１の多結晶シリコン層５を
所定パターンに形成し、これにはＰ型不純物を導入して
Ｐ型子結晶シリコン層として構成している。この１の多
結晶シリコン層５の略中央部上には二酸化シリコンから
なる絶縁膜６を形成し、更にこの絶縁膜６上には前記各
１の多結晶シリコン層５に交差するように帯状の第２の
多結晶シリコン層７を形成している。しかる上で、この
第２の多結晶シリコン層７上に絶縁膜８を、又前記１及
び第２の多結晶シリコン層５゜７上に層間絶縁膜９を形
成した後、前記１の多結晶シリコン層５の両端に金属電
ｉ５Ａ、５Ｂを有するコンタクト５ａ、５ｂを形成して
前記各ワード線ＷＬ、即ちコンタクト５ａを電源ｖＳに
、コンタクト５ｂをメモルセルＭに接続している。又、
前記Ｎ型ウェル２の一部には、不純物を高濃度に導入し
たウェルコンタクト部２ａを形成し、金属電極２Ａを形
成している。更に、前記第２の多結晶シリコン層７の一
部にもコンタクト部７ａを形成している。これら、Ｎ型
ウェル２と第２多結晶シリコン層７の各コンタクト部２
ａ、？ａは読出時にＨｉｇｈレベルの電圧が印加される
電圧源に接続している。
この構成によれば、メモルセルＭへの情報の書込時にお
いては、Ｎ型ウェル２及び第２多結晶シリコン層７には
Ｌｏ−レベルが印加されるため、１の多結晶シリコン層
５は比較的に低い抵抗値に保たれ、選択されたワード線
ＷＬに所定の電圧Ｖ□を印加して従来と同様に書込みを
実行する。
いては、Ｎ型ウェル２及び第２多結晶シリコン層７には
Ｌｏ−レベルが印加されるため、１の多結晶シリコン層
５は比較的に低い抵抗値に保たれ、選択されたワード線
ＷＬに所定の電圧Ｖ□を印加して従来と同様に書込みを
実行する。
一方、続出時には、Ｎ型ウェル２と第２多結晶シリコン
Ｎ７の夫々にコンタクト部２ａ、７ａを介して所定の電
圧を印加するため、ｌの多結晶シリコン７１５では、下
側のＮ型ウェル２に対向する面及び上側の第２多結晶シ
リコン層７に対向する面で夫々空乏層が拡がり、１の多
結晶シリコン層５全体としての導電面積を著しく低減し
てその抵抗を極めて高いものにする。この場合、第３図
のように、第２多結晶シリコン層７が１の多結晶シリコ
ン層５の側面にも対向配置した構成であれば、１の多結
晶シリコン層５の側面部からも空乏層が拡がって抵抗は
更に大きな値となる。
Ｎ７の夫々にコンタクト部２ａ、７ａを介して所定の電
圧を印加するため、ｌの多結晶シリコン７１５では、下
側のＮ型ウェル２に対向する面及び上側の第２多結晶シ
リコン層７に対向する面で夫々空乏層が拡がり、１の多
結晶シリコン層５全体としての導電面積を著しく低減し
てその抵抗を極めて高いものにする。この場合、第３図
のように、第２多結晶シリコン層７が１の多結晶シリコ
ン層５の側面にも対向配置した構成であれば、１の多結
晶シリコン層５の側面部からも空乏層が拡がって抵抗は
更に大きな値となる。
このため、続出時において、非選択のワード線ＷＬにお
ける素子Ｑ０の抵抗値が大きくなり、グランドに流れる
余分な電流を抑制して消費電力の低減を達成することが
できる。また、このように１の多結晶シリコン層５の抵
抗を増大できることは、逆に見れば１の多結晶シリコン
層５の膜厚を増やすことが可能になることであり、これ
により書込時や続出時の電圧降下を抑制してその特性を
向上することもできる。
ける素子Ｑ０の抵抗値が大きくなり、グランドに流れる
余分な電流を抑制して消費電力の低減を達成することが
できる。また、このように１の多結晶シリコン層５の抵
抗を増大できることは、逆に見れば１の多結晶シリコン
層５の膜厚を増やすことが可能になることであり、これ
により書込時や続出時の電圧降下を抑制してその特性を
向上することもできる。
なお、前記素子Ｑ１．の製造方法を、メモリセルＭの製
造工程に対応させて第４図（ａ）〜（ｇ）を用いて説明
する。
造工程に対応させて第４図（ａ）〜（ｇ）を用いて説明
する。
先ず、同図（ａ）のように、Ｐ型シリコン基板１にＮ型
ウェル２を形成した後、素子形成領域にシリコン窒化膜
１０を形成し、これをマスクにして酸化処理を行って厚
い二酸化シリコン膜からなる素子分離領域３を形成する
。その上で、同図（ｂ）のように前記シリコン窒化膜１
０を除去し、代わりに薄い二酸化シリコン膜４を形成す
る。次いで、この二酸化シリコン膜４上に多結晶シリコ
ン膜１１を気相成長法等によって形成し、これにポロン
等のＰ型不純物を導入する。
ウェル２を形成した後、素子形成領域にシリコン窒化膜
１０を形成し、これをマスクにして酸化処理を行って厚
い二酸化シリコン膜からなる素子分離領域３を形成する
。その上で、同図（ｂ）のように前記シリコン窒化膜１
０を除去し、代わりに薄い二酸化シリコン膜４を形成す
る。次いで、この二酸化シリコン膜４上に多結晶シリコ
ン膜１１を気相成長法等によって形成し、これにポロン
等のＰ型不純物を導入する。
次に、同図（ｃ）のように、メモリセルＭの浮遊ゲート
２０となる領域及び１の多結晶シリコン層５となる領域
を残して多結晶シリコン層１１をパターン形成し、その
上に熱酸化法により二酸化シリコン膜２１．６を形成す
る。
２０となる領域及び１の多結晶シリコン層５となる領域
を残して多結晶シリコン層１１をパターン形成し、その
上に熱酸化法により二酸化シリコン膜２１．６を形成す
る。
次いで、同図（ｄ）のように、その上に再び多結晶シリ
コン層を成長させ、かつ表面に二酸化シリコン膜を形成
した後に、フォトレジスト１２をマスクにしてバターニ
ングを行い、前記浮遊ゲート２０上及びｌの多結晶シリ
コン層５上に夫々制御ゲート２２と第２の多結晶シリコ
ン層７及び各絶縁膜２３と８を形成するようにパターン
形成する。この後、軽くエツチング処理を行って、前記
１の多結晶シリコン層５上の二酸化シリコン膜６及び浮
遊ゲート２０上の二酸化シリコン膜２１の夫々の露呈部
分をエツチング除去する。
コン層を成長させ、かつ表面に二酸化シリコン膜を形成
した後に、フォトレジスト１２をマスクにしてバターニ
ングを行い、前記浮遊ゲート２０上及びｌの多結晶シリ
コン層５上に夫々制御ゲート２２と第２の多結晶シリコ
ン層７及び各絶縁膜２３と８を形成するようにパターン
形成する。この後、軽くエツチング処理を行って、前記
１の多結晶シリコン層５上の二酸化シリコン膜６及び浮
遊ゲート２０上の二酸化シリコン膜２１の夫々の露呈部
分をエツチング除去する。
そして、同図（ｅ）のように、素子Ｑ１□に相当する部
分をフォトレジスト１３等で覆った上で、多結晶シリコ
ンのエツチングを行い、浮遊ゲート２０を制御ゲート２
２と略同−形状に成形する。
分をフォトレジスト１３等で覆った上で、多結晶シリコ
ンのエツチングを行い、浮遊ゲート２０を制御ゲート２
２と略同−形状に成形する。
その上で、同図（ｆ）のように、ひ素等のＮ型不純物を
導入して、Ｎ型ウェル２のコンタクト部２ａを形成し、
同時にメモリセルのソース・ドレイン領域２４．２５を
形成する。そして、層間絶縁膜９を形成し、かつコンタ
クト孔を形成した上で金属電極２６．２７，２８．２Ａ
、５Ａ、５Ｂを形成することにより、同図（ｇ）のよう
に、前記素子Ｑ１ｍとメモリセルＭを完成できる。
導入して、Ｎ型ウェル２のコンタクト部２ａを形成し、
同時にメモリセルのソース・ドレイン領域２４．２５を
形成する。そして、層間絶縁膜９を形成し、かつコンタ
クト孔を形成した上で金属電極２６．２７，２８．２Ａ
、５Ａ、５Ｂを形成することにより、同図（ｇ）のよう
に、前記素子Ｑ１ｍとメモリセルＭを完成できる。
この製造方法によれば、従来のＥＰＲＯＭの製造方法を
そのまま用いるだけで、素子Ｑ３．を同時に形成するこ
とができる。
そのまま用いるだけで、素子Ｑ３．を同時に形成するこ
とができる。
以上説明したように本発明は、ワード線と電源との間に
接続した多結晶シリコン層の上に第２の多結晶シリコン
層を形成し、この第２の多結晶シリコン層と、前記１の
多結晶シリコン層の下側のウェルとに同時に電圧を印加
し得るように構成し、この電圧の印加によって１の多結
晶シリコン層内に上下方向乃至側方がら空乏層が拡がっ
て１の多結晶シリコン層の抵抗を大幅に増大するように
構成しているので、ＥＰＲＯＭの特に続出時における非
選択ワード線におけるグランドへ通流する電流を低減し
、これにより集積度の高いＥＦＲＯＭにおいても消費電
力の低減を達成できる。また、１の多結晶シリコン層の
膜厚を増やすことも可能になり、導通状態における多結
晶シリコン層の抵抗を低減して書込みや読出し特性を向
上することもできる。
接続した多結晶シリコン層の上に第２の多結晶シリコン
層を形成し、この第２の多結晶シリコン層と、前記１の
多結晶シリコン層の下側のウェルとに同時に電圧を印加
し得るように構成し、この電圧の印加によって１の多結
晶シリコン層内に上下方向乃至側方がら空乏層が拡がっ
て１の多結晶シリコン層の抵抗を大幅に増大するように
構成しているので、ＥＰＲＯＭの特に続出時における非
選択ワード線におけるグランドへ通流する電流を低減し
、これにより集積度の高いＥＦＲＯＭにおいても消費電
力の低減を達成できる。また、１の多結晶シリコン層の
膜厚を増やすことも可能になり、導通状態における多結
晶シリコン層の抵抗を低減して書込みや読出し特性を向
上することもできる。
第１図は本発明の一実施例の回路構成及び素子の平面構
成を併せて示す模式的平面図、第２図は第１図のＡＡ線
に沿う断面図、第３図は第１図のＢＢ線に沿う断面図、
第４図（ａ）〜（ｇ）は製造方法を工程順に示す断面図
、第５図は従来の回路構成図、第６図（ａ）、（ｂ）は
夫々従来構成の断面図とその模式的平面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型ウェル、３・
・・素子分離領域、４・・・二酸化シリコン膜、５・・
・１の多結晶シリコン層、６・・・絶縁膜、７・・・第
２の多結晶シリコン層、８・・・絶縁膜、９・・・層間
絶縁膜、１０・・・シリコン窒化膜、１１・・・多結晶
シリコン層、１２．１３・・・フォトレジスト、２０・
・・浮遊ゲート、２２・・・制御ゲート、４１・・・Ｐ
型シリコン基板、４２・・・Ｎ型ウェル、４３・・・絶
縁膜、４４・・・多結晶シリコン層、４５・・・コンタ
クト、Ｍ・・・メモリセル、ＭＡ・・・メモリセルアレ
イ、ＸＤＥＣ・・・Ｘデコーダ、ＶＳ・・・電源、ＷＬ
・・・ワード線、Ｑｌ 、 Ｑｚ 、 Ｑｓ、Ｑ４
・・・素子（ＭＯＳＦＥＴ） 、Ｑ、、・・・素子。 第１図 第２図 第３図 第４図 （ａ）１゜ 第４図 第５図
成を併せて示す模式的平面図、第２図は第１図のＡＡ線
に沿う断面図、第３図は第１図のＢＢ線に沿う断面図、
第４図（ａ）〜（ｇ）は製造方法を工程順に示す断面図
、第５図は従来の回路構成図、第６図（ａ）、（ｂ）は
夫々従来構成の断面図とその模式的平面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型ウェル、３・
・・素子分離領域、４・・・二酸化シリコン膜、５・・
・１の多結晶シリコン層、６・・・絶縁膜、７・・・第
２の多結晶シリコン層、８・・・絶縁膜、９・・・層間
絶縁膜、１０・・・シリコン窒化膜、１１・・・多結晶
シリコン層、１２．１３・・・フォトレジスト、２０・
・・浮遊ゲート、２２・・・制御ゲート、４１・・・Ｐ
型シリコン基板、４２・・・Ｎ型ウェル、４３・・・絶
縁膜、４４・・・多結晶シリコン層、４５・・・コンタ
クト、Ｍ・・・メモリセル、ＭＡ・・・メモリセルアレ
イ、ＸＤＥＣ・・・Ｘデコーダ、ＶＳ・・・電源、ＷＬ
・・・ワード線、Ｑｌ 、 Ｑｚ 、 Ｑｓ、Ｑ４
・・・素子（ＭＯＳＦＥＴ） 、Ｑ、、・・・素子。 第１図 第２図 第３図 第４図 （ａ）１゜ 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １、半導体基板に設けたウェル上に１の多結晶シリコン
層を形成し、この１の多結晶シリコン層をメモリアレイ
のワード線と電源との間に接続してなる半導体記憶装置
において、前記１の多結晶シリコン層の上に第２の多結
晶シリコン層を形成し、この第２の多結晶シリコン層と
前記ウェルとに同時に電圧を印加し得るように構成し、
この電圧の印加によって１の多結晶シリコン層内に上下
方向乃至側方から空乏層を広げるように構成したことを
特徴とする半導体記憶装置。 ２、ウェルと１の多結晶シリコン層との間、及び１の多
結晶シリコン層と第２の多結晶シリコン層との間には夫
々絶縁膜を介挿してなる特許請求の範囲第１項記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172665A JPS6232638A (ja) | 1985-08-05 | 1985-08-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172665A JPS6232638A (ja) | 1985-08-05 | 1985-08-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6232638A true JPS6232638A (ja) | 1987-02-12 |
Family
ID=15946101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60172665A Pending JPS6232638A (ja) | 1985-08-05 | 1985-08-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232638A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02159071A (ja) * | 1988-11-29 | 1990-06-19 | Samsung Electron Co Ltd | 不揮発性半導体記憶素子 |
| JP2013062523A (ja) * | 2012-11-13 | 2013-04-04 | Mitsubishi Electric Corp | 半導体装置 |
| US9484444B2 (en) | 2007-05-25 | 2016-11-01 | Mitsubishi Electric Corporation | Semiconductor device with a resistance element in a trench |
-
1985
- 1985-08-05 JP JP60172665A patent/JPS6232638A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02159071A (ja) * | 1988-11-29 | 1990-06-19 | Samsung Electron Co Ltd | 不揮発性半導体記憶素子 |
| US9484444B2 (en) | 2007-05-25 | 2016-11-01 | Mitsubishi Electric Corporation | Semiconductor device with a resistance element in a trench |
| JP2013062523A (ja) * | 2012-11-13 | 2013-04-04 | Mitsubishi Electric Corp | 半導体装置 |
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