JPS6242524A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6242524A JPS6242524A JP18229085A JP18229085A JPS6242524A JP S6242524 A JPS6242524 A JP S6242524A JP 18229085 A JP18229085 A JP 18229085A JP 18229085 A JP18229085 A JP 18229085A JP S6242524 A JPS6242524 A JP S6242524A
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- Japan
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- temperature
- silicide
- wafer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
金属珪化物（以下には単にシリサイドという）を不活性
ガス中で勾配的に加熱する（以下ランピングという）こ
とにより、シリサイドの変形などの発生がないようにす
る。
ガス中で勾配的に加熱する（以下ランピングという）こ
とにより、シリサイドの変形などの発生がないようにす
る。
本発明は半導体装置の製造方法に関するもので、さらに
詳しく言えば、半導体装置に用いるシリサイドを酸化す
る方法の改善に関するものである。
詳しく言えば、半導体装置に用いるシリサイドを酸化す
る方法の改善に関するものである。
シリサイドを半導体装置に用いる技術が実用化されるよ
うになり、最近では例えばＭＯＳ ｌ−ランジスタのゲ
ート電極にシリサイドが利用されている。
うになり、最近では例えばＭＯＳ ｌ−ランジスタのゲ
ート電極にシリサイドが利用されている。
それを作る工程を第２図の断面図を参照して説明すると
、半導体基板１１に形成されたゲート電極１６は、多結
晶シリコン（ポリシリコン）層１７と珪化モリブデン（
Ｍｏ−５ｉ２）のようなシリサイド層１８の２屓構造に
よって作られる。なお第２図において、１２はフィール
ド酸化膜、１３はソース、１４はドレイン、１５はゲー
トａ化膜を示す。ゲート電極１６にシリサイド層１８を
用いる理由は、それによってゲート電極の抵抗が小さく
抑えられるからである。
、半導体基板１１に形成されたゲート電極１６は、多結
晶シリコン（ポリシリコン）層１７と珪化モリブデン（
Ｍｏ−５ｉ２）のようなシリサイド層１８の２屓構造に
よって作られる。なお第２図において、１２はフィール
ド酸化膜、１３はソース、１４はドレイン、１５はゲー
トａ化膜を示す。ゲート電極１６にシリサイド層１８を
用いる理由は、それによってゲート電極の抵抗が小さく
抑えられるからである。
ＭＯＳトランジスタの製造工程において、ゲート電極１
６の表面を酸化することが行われる。その理由は、ゲー
ト電極１６を形成するには、半導体基板１１上に順にポ
リシリコンを例えば化学気相成長（ＣＶＤ）法で堆積し
、その上にＭｏＳｉ２をスパッタまたはＣＶＤ法で成長
し、しかる後にＭｏＳｉ２の層とポリシリコン層とをエ
ツチングして第２図に示される電極を作る。この工程で
電極が第２図に点線で示すようにエツチングされたとす
ると、後の工程で絶縁膜を例えば燐・シリケート・ガラ
ス（ＰＳＧ）で作ったとき、電極の実線で示す両側部と
点線の間の部分にＰＳＧが完全に埋らず、絶縁不良の原
因となる。
６の表面を酸化することが行われる。その理由は、ゲー
ト電極１６を形成するには、半導体基板１１上に順にポ
リシリコンを例えば化学気相成長（ＣＶＤ）法で堆積し
、その上にＭｏＳｉ２をスパッタまたはＣＶＤ法で成長
し、しかる後にＭｏＳｉ２の層とポリシリコン層とをエ
ツチングして第２図に示される電極を作る。この工程で
電極が第２図に点線で示すようにエツチングされたとす
ると、後の工程で絶縁膜を例えば燐・シリケート・ガラ
ス（ＰＳＧ）で作ったとき、電極の実線で示す両側部と
点線の間の部分にＰＳＧが完全に埋らず、絶縁不良の原
因となる。
または、ソース１３とドレイン１４は不純物のイオン注
入によって形成するが、そのためには、５ｉＯｚ膜１５
のゲート電極以外の部分を１度エツチングし、基板表面
を露出し、再度ＳｉＯ２膜を形成する。前記したエツチ
ングはフッ酸系の液を用いてなされるが、そのときゲー
ト酸化膜も符号１９を付した部分がエツチングされる。
入によって形成するが、そのためには、５ｉＯｚ膜１５
のゲート電極以外の部分を１度エツチングし、基板表面
を露出し、再度ＳｉＯ２膜を形成する。前記したエツチ
ングはフッ酸系の液を用いてなされるが、そのときゲー
ト酸化膜も符号１９を付した部分がエツチングされる。
そこで、第３図に示される如くにゲート電極１６の表面
を酸化してシリサイド酸化膜２０を形成し、上記の欠陥
を修正する。そのためには、第２図に示すデバイスが作
られたウェハを第４図に示す炉に入れ、第５図の線図に
示される順序でランピングして熱酸化する。なお第４図
において、３１は炉芯管、３２は石英ボート、３３はウ
ェハ、３４はヒータを示す。
を酸化してシリサイド酸化膜２０を形成し、上記の欠陥
を修正する。そのためには、第２図に示すデバイスが作
られたウェハを第４図に示す炉に入れ、第５図の線図に
示される順序でランピングして熱酸化する。なお第４図
において、３１は炉芯管、３２は石英ボート、３３はウ
ェハ、３４はヒータを示す。
第５図を参照すると、ウェハは酸素雰囲気で置換した炉
内に入れられ、クランクなどを防止するため所定の時間
をかけて緩やかに８００℃程度にまで予熱され、次いで
９００℃に昇温しで所定の時間９００°Ｃで加熱され、
次いで１０℃／分のレートで９５０°Ｃまで昇温され、
９５０℃で所定の時間加熱された後に不活性ガス例えば
Ｎ２ガス雰囲気に切り換え４℃／分のレートで徐冷され
る。このとき、シリサイドの表面では ＭｏＳｉ２＋ ０２−＝ ＭＯＯ３＋ ５ｉＯｚ
（１）または ＭｏＳｉ２＋ ０２− Ｍｏ ＋ ５ｉＯｚ （
２１の反応が発生するものと解される。
内に入れられ、クランクなどを防止するため所定の時間
をかけて緩やかに８００℃程度にまで予熱され、次いで
９００℃に昇温しで所定の時間９００°Ｃで加熱され、
次いで１０℃／分のレートで９５０°Ｃまで昇温され、
９５０℃で所定の時間加熱された後に不活性ガス例えば
Ｎ２ガス雰囲気に切り換え４℃／分のレートで徐冷され
る。このとき、シリサイドの表面では ＭｏＳｉ２＋ ０２−＝ ＭＯＯ３＋ ５ｉＯｚ
（１）または ＭｏＳｉ２＋ ０２− Ｍｏ ＋ ５ｉＯｚ （
２１の反応が発生するものと解される。
上記したシリサイドの熱酸化法において、シリサイド層
を酸化した後に検査したところ、シリサイド層の表面に
粉（ＭＯＯ３の粉末と解される）が出てきたり、場合よ
っては表面がくずれていることが観察され、そのような
シリサイド層をもった電極は使用することができない。
を酸化した後に検査したところ、シリサイド層の表面に
粉（ＭＯＯ３の粉末と解される）が出てきたり、場合よ
っては表面がくずれていることが観察され、そのような
シリサイド層をもった電極は使用することができない。
本発明はこのような点に鑑みて創作されたもので、シリ
サイドの酸化を上記した如き欠陥が発生することな〈実
施する方法を提供することを目的とする。
サイドの酸化を上記した如き欠陥が発生することな〈実
施する方法を提供することを目的とする。
第１図は本発明の方法の順序（シーケンス）を示す線図
である。
である。
本発明の方法においては、前記した予熱の後に、先ず不
活性ガス例えばＮ２ガスに置換した炉内へ酸化すべきシ
リサイドとポリシリコン層からなる電極が設けられたウ
ェハを入れ、９００“Ｃにて所定の時間加熱した後に９
５０℃まで昇温し、そこで酸素雰囲気に切り換え、酸素
雰囲気中で所定の時間加熱して酸化を行い、再び不活性
ガス雰囲気に切り換え、徐冷する。
活性ガス例えばＮ２ガスに置換した炉内へ酸化すべきシ
リサイドとポリシリコン層からなる電極が設けられたウ
ェハを入れ、９００“Ｃにて所定の時間加熱した後に９
５０℃まで昇温し、そこで酸素雰囲気に切り換え、酸素
雰囲気中で所定の時間加熱して酸化を行い、再び不活性
ガス雰囲気に切り換え、徐冷する。
上記した方法においては、シリサイド内に十分な量のシ
リコンが拡散するまでは不活性ガス雰囲気内に置き、十
分な量のシリコンの拡散がなされた時点から酸化を開始
し、それによってシリサイドの表面をＳｉＯ：＋膜で覆
うものである。
リコンが拡散するまでは不活性ガス雰囲気内に置き、十
分な量のシリコンの拡散がなされた時点から酸化を開始
し、それによってシリサイドの表面をＳｉＯ：＋膜で覆
うものである。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
ポリシリコン層の上にシリサイド層をもったポリシリコ
ン／シリサイド電極の酸化において、前記した反応ｆｌ
） 、 （２１が発生するための条件は、シリサイド層
にシリコンが十分に拡散し、このシリコンが酸化して十
分な量のＳｉＯ２が形成されることであると解される。
ン／シリサイド電極の酸化において、前記した反応ｆｌ
） 、 （２１が発生するための条件は、シリサイド層
にシリコンが十分に拡散し、このシリコンが酸化して十
分な量のＳｉＯ２が形成されることであると解される。
従来例においてはシリコンが十分にシリサイド層に拡散
しないうちに、すなわち酸化速度〉シリコン拡散速度の
条件の下で加熱されたので、５ｉ０２が形成される前に
Ｍｏ０３またはＭｏが遊離し、それが表面に出てシリサ
イド層が（ずれたものと解される。
しないうちに、すなわち酸化速度〉シリコン拡散速度の
条件の下で加熱されたので、５ｉ０２が形成される前に
Ｍｏ０３またはＭｏが遊離し、それが表面に出てシリサ
イド層が（ずれたものと解される。
そこで、本発明においては、酸化速度≦シリコン拡散速
度を作り出した。
度を作り出した。
第１図を参照すると、従来と同じ予熱をなした後に、ウ
ェハのおかれる炉芯管内をＮ２ガス雰囲気にし、９００
℃で所定の時間加熱した後に９５０℃まで１０℃／分の
レートで昇温する（ランピング）。
ェハのおかれる炉芯管内をＮ２ガス雰囲気にし、９００
℃で所定の時間加熱した後に９５０℃まで１０℃／分の
レートで昇温する（ランピング）。
この時間帯内ポリシリコン層のシリコンはシリサイド層
に拡散するが、シリサイドの酸化は未だ始まらない。
に拡散するが、シリサイドの酸化は未だ始まらない。
９５０℃に達したところで、Ｎ２ガス雰囲気から酸素ガ
ス雰囲気に切り換えて、形成すべき酸化膜の膜厚などで
決定される所定時間内９５０℃の温度を保ち酸化を行う
。この段階ではシリサイド層に十分な量のシリコンが拡
散しているので、前記反応下のＳｉＯ２が十分に作られ
る。
ス雰囲気に切り換えて、形成すべき酸化膜の膜厚などで
決定される所定時間内９５０℃の温度を保ち酸化を行う
。この段階ではシリサイド層に十分な量のシリコンが拡
散しているので、前記反応下のＳｉＯ２が十分に作られ
る。
所定の時間が経過した後酸素ガス雰囲気をＮ２ガス雰囲
気に切り換え、４℃／分のレートで徐冷し、最後に炉か
らウェハを取り出す。
気に切り換え、４℃／分のレートで徐冷し、最後に炉か
らウェハを取り出す。
ＭｏＳｉ２がポリシリコン層の上に設けられた前記の電
極の酸化において、本発明者の行った実験において不良
品は１個も発生せず、すべての電極に満足しべき酸化膜
が形成されていることが確認された。
極の酸化において、本発明者の行った実験において不良
品は１個も発生せず、すべての電極に満足しべき酸化膜
が形成されていることが確認された。
以上述べてきたように本発明によれば、ポリシリコン層
の上にシリサイド層を設けた構造体の酸化において、不
良品の発生が皆無となり、半導体装置製造の歩留りを著
しく改善した。なお、上記はＭｏＳ Ｌ＋を例に説明し
たが、本発明の通用範囲はその場合に限定されるもので
なく、タングステンシリサイドなどの如きその他のシリ
サイドの場合にも及ぶものであり、また不活性ガスはＮ
２ガスに限定されることな（、アルゴン（Ａｒ）の如き
その他のガスを含むものである。
の上にシリサイド層を設けた構造体の酸化において、不
良品の発生が皆無となり、半導体装置製造の歩留りを著
しく改善した。なお、上記はＭｏＳ Ｌ＋を例に説明し
たが、本発明の通用範囲はその場合に限定されるもので
なく、タングステンシリサイドなどの如きその他のシリ
サイドの場合にも及ぶものであり、また不活性ガスはＮ
２ガスに限定されることな（、アルゴン（Ａｒ）の如き
その他のガスを含むものである。
第１図は本発明方法の酸化シーケンスの線図、′ＭＳ２
図はポリシリコンＪｉ／シリサイド層からなるゲート電
極の断面図、 第３図は酸化膜でおおわれた第２図のゲートの断面図、 第４図は酸化炉の断面図、 第５図は従来の酸化シーケンスの線図である。 第２図ないし第４図において、 １１は半導体基板、 １２はフィールド酸化膜、 １３と１４はソースとドレイン、 １５は ５ｉ０２膜、 １６はゲート電極、 １７はポリシリコン層、 １８はシリサイド層、 １９はゲート酸化膜のエツチングされた部分、３１は炉
芯管、 ３２は石英ボート、 ３３はウェハ、 ３４はヒータである。 苓発鳴ろユのシーグンス碌図 第１図 ｉ′ンシシコソ１／シ芦イト“１Ｐ′ｒ−ト電不ｉ虻ｉ
の第２図 酵イｕ１であ景われち兎２０のゲート胃屁−合面図第３
図 酸イこスリ５錦ｆヤ１図 第４図
図はポリシリコンＪｉ／シリサイド層からなるゲート電
極の断面図、 第３図は酸化膜でおおわれた第２図のゲートの断面図、 第４図は酸化炉の断面図、 第５図は従来の酸化シーケンスの線図である。 第２図ないし第４図において、 １１は半導体基板、 １２はフィールド酸化膜、 １３と１４はソースとドレイン、 １５は ５ｉ０２膜、 １６はゲート電極、 １７はポリシリコン層、 １８はシリサイド層、 １９はゲート酸化膜のエツチングされた部分、３１は炉
芯管、 ３２は石英ボート、 ３３はウェハ、 ３４はヒータである。 苓発鳴ろユのシーグンス碌図 第１図 ｉ′ンシシコソ１／シ芦イト“１Ｐ′ｒ−ト電不ｉ虻ｉ
の第２図 酵イｕ１であ景われち兎２０のゲート胃屁−合面図第３
図 酸イこスリ５錦ｆヤ１図 第４図
Claims (1)
- 【特許請求の範囲】 多結晶シリコン層の上に形成された金属珪化物の酸化に
おいて、 前記金属珪化物を酸化温度に達するまで不活性ガス雰囲
気中で昇温せしめ、 酸化温度に達した後に不活性ガス雰囲気を酸素ガス雰囲
気に切り換えて作られる酸化雰囲気で所定の時間酸化し
、 しかる後に不活性ガス雰囲気に切り換えて降温すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18229085A JPS6242524A (ja) | 1985-08-20 | 1985-08-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18229085A JPS6242524A (ja) | 1985-08-20 | 1985-08-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6242524A true JPS6242524A (ja) | 1987-02-24 |
Family
ID=16115694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18229085A Pending JPS6242524A (ja) | 1985-08-20 | 1985-08-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6242524A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02249230A (ja) * | 1988-11-25 | 1990-10-05 | Fujitsu Ltd | 金属電極の形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134427A (ja) * | 1982-02-05 | 1983-08-10 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-08-20 JP JP18229085A patent/JPS6242524A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134427A (ja) * | 1982-02-05 | 1983-08-10 | Nec Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02249230A (ja) * | 1988-11-25 | 1990-10-05 | Fujitsu Ltd | 金属電極の形成方法 |
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