JPS624351A - 半導体キヤリアの製造方法 - Google Patents
半導体キヤリアの製造方法Info
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- JPS624351A JPS624351A JP60143734A JP14373485A JPS624351A JP S624351 A JPS624351 A JP S624351A JP 60143734 A JP60143734 A JP 60143734A JP 14373485 A JP14373485 A JP 14373485A JP S624351 A JPS624351 A JP S624351A
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- semiconductor
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Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体チップを小型パッケージに実装した半
導体キャリアの製造方法に関する。
導体キャリアの製造方法に関する。
ＩＣ，ＬＳＩ等の半導体素子の実装法については従来よ
り様々なものがあるが、その一つとして半導体チップを
セラミック製のパッケージ内にマウントし、パッケージ
に設けられた入出力端子に導体パターンを介して接続さ
れた電極パッドと、チップの電極パッドとをワイヤボン
ディングにより接続して半導体キャリア（チップキャリ
アともいう）を得る方法がある。
り様々なものがあるが、その一つとして半導体チップを
セラミック製のパッケージ内にマウントし、パッケージ
に設けられた入出力端子に導体パターンを介して接続さ
れた電極パッドと、チップの電極パッドとをワイヤボン
ディングにより接続して半導体キャリア（チップキャリ
アともいう）を得る方法がある。
しかしながら、このような方法では半導体キャリアの小
型化に限界がある。即ち、縦横方向についてはチップと
パッケージ内壁との間にスペースが必要なために、寸法
がチップの縦横寸法に比較してかなり大きくなる。高さ
方向については、パッケージ底面の厚さとチップの厚さ
およびボンディングワイヤの占める高さの合計に若干の
マージンを見た寸法が必要であり、２． ５Ｊｌ１１程
度が限界となっている。
型化に限界がある。即ち、縦横方向についてはチップと
パッケージ内壁との間にスペースが必要なために、寸法
がチップの縦横寸法に比較してかなり大きくなる。高さ
方向については、パッケージ底面の厚さとチップの厚さ
およびボンディングワイヤの占める高さの合計に若干の
マージンを見た寸法が必要であり、２． ５Ｊｌ１１程
度が限界となっている。
また、この方法では半導体チップをチップ単位で、予め
用意されたパッケージに別々に実装するため、多数のキ
ャリアをまとめて製造することができず、生産性の面で
も問題があった。
用意されたパッケージに別々に実装するため、多数のキ
ャリアをまとめて製造することができず、生産性の面で
も問題があった。
本発明はこのような従来の問題点に鑑みてなされたもの
で、より小型な半導体キャリアが得られ、しかも生産性
の良い半導体キャリアの製造方法を提供することを目的
とする。
で、より小型な半導体キャリアが得られ、しかも生産性
の良い半導体キャリアの製造方法を提供することを目的
とする。
本発明はこの目的を達成するため、まず、素子が形成さ
れ且つ電極パッドを有する半導体ウェハを可撓性支持シ
ート上で個々のチップに切断し、該シートを伸長させる
ことによって、そのチップ間間隙を拡大する。
れ且つ電極パッドを有する半導体ウェハを可撓性支持シ
ート上で個々のチップに切断し、該シートを伸長させる
ことによって、そのチップ間間隙を拡大する。
次に、チップをシート上に載せた状態で、この拡大され
たチップ間間隙を埋めるように、半導体キャリアの側面
部材となる絶縁体フレームを装着して、各チップの位置
を固定する。絶縁体フレームは例えば、予め作製された
樹脂成型品が使用されるか、あるいはチップ間間隙に紫
外線硬化性樹脂樹脂を充填した後、固化させることによ
り、て形成される。
たチップ間間隙を埋めるように、半導体キャリアの側面
部材となる絶縁体フレームを装着して、各チップの位置
を固定する。絶縁体フレームは例えば、予め作製された
樹脂成型品が使用されるか、あるいはチップ間間隙に紫
外線硬化性樹脂樹脂を充填した後、固化させることによ
り、て形成される。
次に、この絶縁体フレームが装着された状態で、半導体
キャリアの表面部材となる絶縁層をチップ上に形成する
。この絶縁層としては、例えばフォトレジストのような
紫外線硬化性樹脂、また°はポリイミド、アクリル、エ
ポキシ、ブタジェン等の熱硬化性樹脂を用いることがで
きる。
キャリアの表面部材となる絶縁層をチップ上に形成する
。この絶縁層としては、例えばフォトレジストのような
紫外線硬化性樹脂、また°はポリイミド、アクリル、エ
ポキシ、ブタジェン等の熱硬化性樹脂を用いることがで
きる。
次に、この絶縁層の半導体チップに設けられた電極パッ
ド上方を選択的に溶解して、開口部を形成する。絶縁層
が上述したような樹脂で形成されている場合、これを選
択的に溶解するには、反応性イオンエツチング、ケミカ
ルドライエツチング、または紫外線照射等による光反応
、あるいはレーザ、マイクロ波照射等による熱反応を利
用すればよい。
ド上方を選択的に溶解して、開口部を形成する。絶縁層
が上述したような樹脂で形成されている場合、これを選
択的に溶解するには、反応性イオンエツチング、ケミカ
ルドライエツチング、または紫外線照射等による光反応
、あるいはレーザ、マイクロ波照射等による熱反応を利
用すればよい。
次に、絶縁体フレームおよび絶縁層の表面に、該絶縁層
に形成された開口部を通して半導体チップの電極パッド
と接続される導体パターンを形成する。
に形成された開口部を通して半導体チップの電極パッド
と接続される導体パターンを形成する。
そして、最後に半導体チップの相互間で絶縁体フレーム
を切断することにより、チップ単位に分割された半導体
キャリアを得る。
を切断することにより、チップ単位に分割された半導体
キャリアを得る。
なお、半導体キャリアの入出力端子としては例えば、半
導体チップの電極パッドに接続された導体パターンの端
部をそのまま使用することができる。また、絶縁体フレ
ームに上記導体パターンと接触する位置に金属ピンを挿
入しておけば、この金属ピンを入出力端子とすることも
できる。さらに別の方法として、絶縁体フレームに開口
部を設けておき、ここに例えば上記導体パターンの形成
時に導体を同時に充填しておけば、絶縁体フレームを切
断した時に半導体キャリアの側面上に該導体が露出する
ので、これを入出力端子とすることが可能である。
導体チップの電極パッドに接続された導体パターンの端
部をそのまま使用することができる。また、絶縁体フレ
ームに上記導体パターンと接触する位置に金属ピンを挿
入しておけば、この金属ピンを入出力端子とすることも
できる。さらに別の方法として、絶縁体フレームに開口
部を設けておき、ここに例えば上記導体パターンの形成
時に導体を同時に充填しておけば、絶縁体フレームを切
断した時に半導体キャリアの側面上に該導体が露出する
ので、これを入出力端子とすることが可能である。
本発明の方法によって得られた半導体キャリアは、絶縁
体フレームの構成部材からなる側面部材と絶縁層からな
る上面部材とにより形成されたパッケージに半導体チッ
プが埋め込まれ、しかもチップ上の電極パッドとキャリ
アの入出力端子とが導体パターンによって接続された構
造となるので、従来法によって得られた半導体キャリア
に比較して小型化される。即ち、従来法では予め別工程
で作製されたパッケージ内にチップをマウントする関係
で、パッケージ内壁とチップとの間にスペースが必要で
あるため、縦横寸法が増加するが、本発明によるとこの
ようなスペースが不要であり、またワイヤボンディング
のためのスペースが不要であるため、高さ方向の寸法も
大きく減少する。
体フレームの構成部材からなる側面部材と絶縁層からな
る上面部材とにより形成されたパッケージに半導体チッ
プが埋め込まれ、しかもチップ上の電極パッドとキャリ
アの入出力端子とが導体パターンによって接続された構
造となるので、従来法によって得られた半導体キャリア
に比較して小型化される。即ち、従来法では予め別工程
で作製されたパッケージ内にチップをマウントする関係
で、パッケージ内壁とチップとの間にスペースが必要で
あるため、縦横寸法が増加するが、本発明によるとこの
ようなスペースが不要であり、またワイヤボンディング
のためのスペースが不要であるため、高さ方向の寸法も
大きく減少する。
さらに、本発明によると同一の半導体ウェハから切出さ
れたチップを、一連の工程で同時に半導体キャリア化で
きるため、チップ単位で別々に半導体キャリアにする従
来法に比較して生産性が著しく向上し、キャリアの単価
を引下げることが可能である。
れたチップを、一連の工程で同時に半導体キャリア化で
きるため、チップ単位で別々に半導体キャリアにする従
来法に比較して生産性が著しく向上し、キャリアの単価
を引下げることが可能である。
第１図を参照して本発明の第１の実施例を説明する。ま
ず、第１図（ａ）に示すように既に素子が形成され、且
つ所要位置に電極パッドが形成された半導体ウェハ１に
、チップ切出し用の切れ口２を入れた後、ウェハ１を同
図（ｂ）に示すようにゴムシートのような可撓性シート
３上に貼り付ける。この状態で例えばローラ等を用いて
ウェハ１に適当な力を加えることにより、ウェハ１を切
れ目２に沿って切断して個々の半導体チップ４に分割す
る。この後、シート３を四方へ方に伸長することにより
、第１図（Ｃ）に示すようにチップ４間の間隙を拡大す
る。この第１図（ｃ）の状態では、チップ４間の間隙は
規定されていない。
ず、第１図（ａ）に示すように既に素子が形成され、且
つ所要位置に電極パッドが形成された半導体ウェハ１に
、チップ切出し用の切れ口２を入れた後、ウェハ１を同
図（ｂ）に示すようにゴムシートのような可撓性シート
３上に貼り付ける。この状態で例えばローラ等を用いて
ウェハ１に適当な力を加えることにより、ウェハ１を切
れ目２に沿って切断して個々の半導体チップ４に分割す
る。この後、シート３を四方へ方に伸長することにより
、第１図（Ｃ）に示すようにチップ４間の間隙を拡大す
る。この第１図（ｃ）の状態では、チップ４間の間隙は
規定されていない。
次に、第１図（ｄ）に示すような絶縁体フレーム５を用
意し、これを同図（ｅ）に示す如くチップ４間の間隙を
埋めるように装着する。絶縁体フレーム５は、この例で
は樹脂の成型品が使用される。
意し、これを同図（ｅ）に示す如くチップ４間の間隙を
埋めるように装着する。絶縁体フレーム５は、この例で
は樹脂の成型品が使用される。
次に、第１図（ｆ）に示すようにチップ４上に絶縁層６
を形成する。この絶縁層６は例えばチップ４上に紫外線
硬化性樹脂を充填し、これを上側から紫外線の照射によ
り硬化させることによって形成することができる。
を形成する。この絶縁層６は例えばチップ４上に紫外線
硬化性樹脂を充填し、これを上側から紫外線の照射によ
り硬化させることによって形成することができる。
次に、第１図（ｇ）（ｈ）に示すように絶縁層６の、チ
ップ４上の電極パッド４ａ上方に開口部７を形成する。
ップ４上の電極パッド４ａ上方に開口部７を形成する。
この開口部７の形成方法としては、絶縁層６が紫外線硬
化性樹脂の場合は例えば開口部７を形成すべき部分を選
択的に露光した後、ＲＩＥ（反応性イオンエツチング）
またはＣＤＥ（ケミカルドライエツチング）、または紫
外線の照射による光反応、あるいはレーザ光またはマイ
クロ波の照射による熱反応を利用して除去すればよい。
化性樹脂の場合は例えば開口部７を形成すべき部分を選
択的に露光した後、ＲＩＥ（反応性イオンエツチング）
またはＣＤＥ（ケミカルドライエツチング）、または紫
外線の照射による光反応、あるいはレーザ光またはマイ
クロ波の照射による熱反応を利用して除去すればよい。
次に、第１図（ｉ）（ｊ）に示すように、絶縁体フレー
ム５および絶縁層６上に導体パターン８を形成する。こ
の導体パターン８の一端側は第１図（ｇ）（ｈ）の工程
により形成された開口部７を通してチップ４上の電極パ
ッド４ａと接続され、他端側はフレーム５上に延在され
る。導体パターン８の形成法としては、無電解めっき、
蒸着またはＣＶＤとフォトエツチングの工程、あるいは
印刷、導体箔の接着等のいずれでもよく、特に限定され
ない。ここで、チップ４間の間隙がフレーム５によって
均一に規定されていることにより、導体パターン８のパ
ターニングを全チップ４について共通にできる、即ちフ
ォトエツチングで用いるマスクや、印刷で用いるスクリ
ーン等のパターンが単純な繰返しパターンでよいから、
導体パターン８の形成を容易に行なうことができる。
ム５および絶縁層６上に導体パターン８を形成する。こ
の導体パターン８の一端側は第１図（ｇ）（ｈ）の工程
により形成された開口部７を通してチップ４上の電極パ
ッド４ａと接続され、他端側はフレーム５上に延在され
る。導体パターン８の形成法としては、無電解めっき、
蒸着またはＣＶＤとフォトエツチングの工程、あるいは
印刷、導体箔の接着等のいずれでもよく、特に限定され
ない。ここで、チップ４間の間隙がフレーム５によって
均一に規定されていることにより、導体パターン８のパ
ターニングを全チップ４について共通にできる、即ちフ
ォトエツチングで用いるマスクや、印刷で用いるスクリ
ーン等のパターンが単純な繰返しパターンでよいから、
導体パターン８の形成を容易に行なうことができる。
そして、最後に第１図（ｆ）の破線に沿って絶縁体フレ
ーム５を切断することにより、チップ４単位に分割され
た半導体キャリアを得る。フレーム５の切断の手段とし
ては、半導体チップを切断するのに通常使用される自動
送り切断機を用いることができる。即ち、個々のチップ
４間の間隙はフレーム５によって規定されているため、
フレーム５を自動送り切断機により一定ピッチでＸ、Ｙ
方向に送りながら切断することが可能である。
ーム５を切断することにより、チップ４単位に分割され
た半導体キャリアを得る。フレーム５の切断の手段とし
ては、半導体チップを切断するのに通常使用される自動
送り切断機を用いることができる。即ち、個々のチップ
４間の間隙はフレーム５によって規定されているため、
フレーム５を自動送り切断機により一定ピッチでＸ、Ｙ
方向に送りながら切断することが可能である。
以上の工程により、第１図（ｋ）に示すような、チップ
４の側面がフレーム５の構成部材、上面が絶縁層６でそ
れぞれ覆われ、且つ導体パターン８の端部を入出力端子
とする半導体キャリア９を同時に多数個得ることができ
る。導体パターン８の端部に形成された入出力端子は、
例えば半導体キャリア８を基板等に実装する場合のワイ
ヤボンディングとして用いられる。
４の側面がフレーム５の構成部材、上面が絶縁層６でそ
れぞれ覆われ、且つ導体パターン８の端部を入出力端子
とする半導体キャリア９を同時に多数個得ることができ
る。導体パターン８の端部に形成された入出力端子は、
例えば半導体キャリア８を基板等に実装する場合のワイ
ヤボンディングとして用いられる。
次に、第２図を参照して本発明の第２の実施例を説明す
る。第２図（ａ）〜（ｇ）はそれぞれ第１図の（ｅ）〜
（ｋ）に対応する工程を示している。この実施例では第
２図（ａ）に示すように、絶縁体フレーム５に予め金属
ピン１０を挿入しておく。そして、以後は第２図（ｂ）
〜（ｆ）に示すように第１図（ｆ）〜（ｊ）と同様の工
程を行なえば、導体パターン８と金属ピン１０とが接触
されることにより、第２図（ｇ）に示すような、チップ
４の側面がフレーム５の構成部材、上面が絶縁層６でそ
れぞれ覆われ、且つ導体パターン８の端部に接続された
金属ピン１０を入出力端子とする半導体キャリア１１が
得られる。
る。第２図（ａ）〜（ｇ）はそれぞれ第１図の（ｅ）〜
（ｋ）に対応する工程を示している。この実施例では第
２図（ａ）に示すように、絶縁体フレーム５に予め金属
ピン１０を挿入しておく。そして、以後は第２図（ｂ）
〜（ｆ）に示すように第１図（ｆ）〜（ｊ）と同様の工
程を行なえば、導体パターン８と金属ピン１０とが接触
されることにより、第２図（ｇ）に示すような、チップ
４の側面がフレーム５の構成部材、上面が絶縁層６でそ
れぞれ覆われ、且つ導体パターン８の端部に接続された
金属ピン１０を入出力端子とする半導体キャリア１１が
得られる。
第３図に本発明の第３の実施例を示す。第３図（ａ）〜
（ｇ）は第１図（ｅ）〜（ｋ）に対応する工程を示して
いる。この実施例において第３図（ａ）（ｂ）までの工
程は第１図の実施例と同様であり、第３図（ｃ）（ｄ）
の工程において絶縁層６に電極パッド４ａ上の開口部７
を形成する際、同時に絶縁体フレーム５にこれらの開口
部７にそれぞれ対応した開口部１２を形成する。そして
、第３図（ｅ）（ｆ）の工程において導体バ′ターン８
を形成する際、同時にフレーム５の開口部１２に導体１
３を充填する。この後、先と同様に絶縁体フレーム５を
切断すれば、第３図（ｇ）に示すような、チップ４の側
面がフレーム５の構成部材、上面が絶縁層６でそれぞれ
覆われ、且つ導体パターン８の端部に接続された導体１
３が側面に入出力端子として露出した半導体キャリア１
４を得ることができる。
（ｇ）は第１図（ｅ）〜（ｋ）に対応する工程を示して
いる。この実施例において第３図（ａ）（ｂ）までの工
程は第１図の実施例と同様であり、第３図（ｃ）（ｄ）
の工程において絶縁層６に電極パッド４ａ上の開口部７
を形成する際、同時に絶縁体フレーム５にこれらの開口
部７にそれぞれ対応した開口部１２を形成する。そして
、第３図（ｅ）（ｆ）の工程において導体バ′ターン８
を形成する際、同時にフレーム５の開口部１２に導体１
３を充填する。この後、先と同様に絶縁体フレーム５を
切断すれば、第３図（ｇ）に示すような、チップ４の側
面がフレーム５の構成部材、上面が絶縁層６でそれぞれ
覆われ、且つ導体パターン８の端部に接続された導体１
３が側面に入出力端子として露出した半導体キャリア１
４を得ることができる。
なお゛、本発明は上記した実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変形して実施す
ることができる。例えば実施例では絶縁体フレーム５を
樹脂の成型品として説明したが、第１図（Ｃ）の工程後
、チップ４間の間隙に紫外線硬化性樹脂または熱硬化性
樹脂を充填し、それを硬化させてもよい。このチップ間
間隙への樹脂の充填を、絶縁層６となる樹脂の充填と同
時に行なうことも可能であり、その場合、例えば紫外線
硬化性樹脂を充填後、チップ４をマスクとして下側から
紫外線を照射し、いわゆるセルフアライメントによりチ
ップ４間の領域のみを先に硬化させて絶縁体フレームを
形成し、その後に絶縁層６となる領域を硬化させればよ
い。
なく、その要旨を逸脱しない範囲で種々変形して実施す
ることができる。例えば実施例では絶縁体フレーム５を
樹脂の成型品として説明したが、第１図（Ｃ）の工程後
、チップ４間の間隙に紫外線硬化性樹脂または熱硬化性
樹脂を充填し、それを硬化させてもよい。このチップ間
間隙への樹脂の充填を、絶縁層６となる樹脂の充填と同
時に行なうことも可能であり、その場合、例えば紫外線
硬化性樹脂を充填後、チップ４をマスクとして下側から
紫外線を照射し、いわゆるセルフアライメントによりチ
ップ４間の領域のみを先に硬化させて絶縁体フレームを
形成し、その後に絶縁層６となる領域を硬化させればよ
い。
第１図（ａ）〜（ｋ）は本発明の第１の実施例に係る半
導体キャリアの製造工程を説明するための図、第２図（
ａ）〜（ｇ）は本発明の第２の実施例に係る製造工程の
第１図と異なる部分を説明するための図、第３図（ａ）
〜（ｇ）は本発明の第３の実施例に係る製造工程の第１
図と異なる部分を説明するための図である。 １・・・半導体ウェハ、２・・・切れ目、３・・・可撓
性シート、４・・・半導体チップ、５・・・絶縁体フレ
ーム、６・・・絶縁層、７・・・開口部、８・・・導体
パターン、９・・・半導体キャリア、１０・・・金属ピ
ン、１１・・・半導体キャリア、１２・・・開口部、１
３・・・導体、１４・・・半導体キャリア。
導体キャリアの製造工程を説明するための図、第２図（
ａ）〜（ｇ）は本発明の第２の実施例に係る製造工程の
第１図と異なる部分を説明するための図、第３図（ａ）
〜（ｇ）は本発明の第３の実施例に係る製造工程の第１
図と異なる部分を説明するための図である。 １・・・半導体ウェハ、２・・・切れ目、３・・・可撓
性シート、４・・・半導体チップ、５・・・絶縁体フレ
ーム、６・・・絶縁層、７・・・開口部、８・・・導体
パターン、９・・・半導体キャリア、１０・・・金属ピ
ン、１１・・・半導体キャリア、１２・・・開口部、１
３・・・導体、１４・・・半導体キャリア。
Claims (7)
- （１）素子が形成され且つ電極パッドを有する半導体ウ
ェハを可撓性支持シート上で個々のチップに切断し、該
シートを伸長させてそのチップ間間隙を拡大する工程と
、 前記シート上で該チップ間間隙を埋める絶縁体フレーム
を装着する工程と、 この絶縁体フレームが装着された状態で前記チップ上に
絶縁層を形成する工程と、 この絶縁層の前記電極パッド上方に開口部を形成する工
程と、 この開口部を通して前記電極パッドと接続される導体パ
ターンを前記絶縁体フレームおよび前記絶縁層の表面に
形成する工程と、 この導体パターンの形成後、前記チップの相互間で前記
絶縁体フレームを切断することにより、チップ単位に分
割された半導体キャリアを得る工程とを備えたことを特
徴とする半導体キャリアの製造方法。 - （２）前記絶縁体フレームは樹脂成型品であることを特
徴とする特許請求の範囲第１項記載の半導体キャリアの
製造方法。 - （３）前記絶縁体フレームは紫外線硬化性樹脂からなる
ものであることを特徴とする特許請求の範囲第１項記載
の半導体キャリアの製造方法。 - （４）前記絶縁体フレームは前記導体パターンと接触す
る位置に半導体キャリアの入出力端子となる金属ピンが
挿入されたものであることを特徴とする特許請求の範囲
第１項〜第３項のいずれかに記載の半導体キャリアの製
造方法。 - （５）前記絶縁体フレームは開口部を有し、その開口部
に前記導体パターンと接続され、且つ前記絶縁体フレー
ムの切断によって半導体キャリアの側面上に半導体キャ
リアの入出力端子として露出する導体が充填されること
を特徴とする特許請求の範囲第１項〜第３項のいずれか
に記載の半導体キャリアの製造方法。 - （６）前記絶縁体フレームの前記開口部への導体の充填
を前記導体パターンの形成と同時に行なうことを特徴と
する特許請求の範囲第５項記載の半導体キャリアの製造
方法。 - （７）前記絶縁層は紫外線硬化性樹脂または熱硬化性樹
脂からなるものであり、前記開口部を形成する工程は該
樹脂からなる絶縁層を選択的に溶解することにより開口
部を形成することを特徴とする特許請求の範囲第１項記
載の半導体キャリアの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143734A JPS624351A (ja) | 1985-06-29 | 1985-06-29 | 半導体キヤリアの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143734A JPS624351A (ja) | 1985-06-29 | 1985-06-29 | 半導体キヤリアの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS624351A true JPS624351A (ja) | 1987-01-10 |
Family
ID=15345766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60143734A Pending JPS624351A (ja) | 1985-06-29 | 1985-06-29 | 半導体キヤリアの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
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