JPS624367A - バイボ−ラ型半導体装置 - Google Patents
バイボ−ラ型半導体装置Info
- Publication number
- JPS624367A JPS624367A JP60145029A JP14502985A JPS624367A JP S624367 A JPS624367 A JP S624367A JP 60145029 A JP60145029 A JP 60145029A JP 14502985 A JP14502985 A JP 14502985A JP S624367 A JPS624367 A JP S624367A
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- Japan
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- trench
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラ型半導体装置に関し、特にメモリ
ー上４ル用のコレクタ、ベース間の接合容量を有するバ
イポーラ型半導体装置に関する。
ー上４ル用のコレクタ、ベース間の接合容量を有するバ
イポーラ型半導体装置に関する。
バイポーラ型メモリーの半導体装置には、高速化の為の
スピードアップコンデンサー或−は耐α線の信頼性確保
の為にコレクタ、ベース間の容量が必要とされてｈる。
スピードアップコンデンサー或−は耐α線の信頼性確保
の為にコレクタ、ベース間の容量が必要とされてｈる。
第３図は従来のバイポーラ型半導体装置の断面図であり
、容ｌをつけるには、ベース領域１６０面積を広くした
シ、またベース領域１６とコレクタ領域であるエピタキ
シャル層１３の不純物濃度を上げたシしていた。
、容ｌをつけるには、ベース領域１６０面積を広くした
シ、またベース領域１６とコレクタ領域であるエピタキ
シャル層１３の不純物濃度を上げたシしていた。
しかし上述した従来の技術では、トランジスタの面積が
大きくなプ、又面積を変えず、濃度を上げるとコレクタ
、ベース間の耐圧が劣化するという欠点がある。
大きくなプ、又面積を変えず、濃度を上げるとコレクタ
、ベース間の耐圧が劣化するという欠点がある。
本発明の目的は、上記欠点を除去し比較的小さな面積で
コレクタ、ベース間の大きな接合容量が得られるバイポ
ーラ型半導体装置を提供することにある。
コレクタ、ベース間の大きな接合容量が得られるバイポ
ーラ型半導体装置を提供することにある。
本発明のバイポーラ型半導体装置は一導電型半導体基板
上に形成された逆導電型埋込層とこの埋込層上に形成さ
れた逆導電型エピタキシャル層とをコレクタ領域とし、
前記エピタキシャル層上に形成された一導電型ベース領
域とベース領域上に形成された逆導電型エミッタ領域と
からなるバイボー２型半導体装置であって、前記ベース
領域から埋込層に達する溝を設けこの溝の側面に埋込み
層に接続する逆導電型の第１の拡散層を設け第１の拡散
層の外側にベース領域に接続する一導電型の第２の拡散
層を設け前記溝中にコレクタ電極に接続する逆導電型多
結晶シリコンを設けたものである。
上に形成された逆導電型埋込層とこの埋込層上に形成さ
れた逆導電型エピタキシャル層とをコレクタ領域とし、
前記エピタキシャル層上に形成された一導電型ベース領
域とベース領域上に形成された逆導電型エミッタ領域と
からなるバイボー２型半導体装置であって、前記ベース
領域から埋込層に達する溝を設けこの溝の側面に埋込み
層に接続する逆導電型の第１の拡散層を設け第１の拡散
層の外側にベース領域に接続する一導電型の第２の拡散
層を設け前記溝中にコレクタ電極に接続する逆導電型多
結晶シリコンを設けたものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の断面図である。
第１図において、Ｐ型半導体基板ＩＯ上にはＮ型埋込Ｗ
ｉ１１とＮ型エピタキシャルｌ１ｉｌｌｌとが形成され
ておシ、このエピタキシャル屓１３上にはＰ型のベース
領域１６とＮ型のエミッタ領域１７とが形成されている
。そして、エピタキシャル層１３を貫通し埋込７１１１
に達する溝２４が設けられており、この溝２４の周囲に
は埋込層１１に接続するＮ壓拡散層１５とベース領域１
６に接続するＰ型拡散ＩＭ１４とが設けられている。更
に、溝２４中にはコレクタ電極２１Ｃに接続し７＝ｊＮ
型多結晶シリコン１８が埋設されている。
ｉ１１とＮ型エピタキシャルｌ１ｉｌｌｌとが形成され
ておシ、このエピタキシャル屓１３上にはＰ型のベース
領域１６とＮ型のエミッタ領域１７とが形成されている
。そして、エピタキシャル層１３を貫通し埋込７１１１
に達する溝２４が設けられており、この溝２４の周囲に
は埋込層１１に接続するＮ壓拡散層１５とベース領域１
６に接続するＰ型拡散ＩＭ１４とが設けられている。更
に、溝２４中にはコレクタ電極２１Ｃに接続し７＝ｊＮ
型多結晶シリコン１８が埋設されている。
この様に形成されたバイボー２型半導体装置においては
、ベース・コレクタ接合に対応するＰＮ接合が＠２４周
囲のＰ型及び８塁拡散／１ｌｔ１４，１５によっても形
成されるため、ベース、コレクタ間の容量を素子面積を
それ程増大させることなく、極めて大きなものにするこ
とができる。
、ベース・コレクタ接合に対応するＰＮ接合が＠２４周
囲のＰ型及び８塁拡散／１ｌｔ１４，１５によっても形
成されるため、ベース、コレクタ間の容量を素子面積を
それ程増大させることなく、極めて大きなものにするこ
とができる。
次に本実施例の裏道方法の一例を第２図（場〜（ｆ）を
用いて説明する。
用いて説明する。
まず第２図（ａ）Ｋ示すように、従来技術によシＰ屋半
導体基板１０上にＮ型埋込Ｆｉｉｌｌ、Ｎ型エピタキシ
ャル１３及び素子分離酸化膜１２を形成したのち、素子
領域にシリコン酸化膜１２Ａとシリコン窒化膜２２を成
長させ、フォトレジスト２３をマスクにして、酸化膜１
２Ａ、窒化膜２２及びエピタキシャル層１３をエツチン
グし溝２４を形成する。その際溝２４の深さは、エピタ
キシャル／１１１３内にとどめる。
導体基板１０上にＮ型埋込Ｆｉｉｌｌ、Ｎ型エピタキシ
ャル１３及び素子分離酸化膜１２を形成したのち、素子
領域にシリコン酸化膜１２Ａとシリコン窒化膜２２を成
長させ、フォトレジスト２３をマスクにして、酸化膜１
２Ａ、窒化膜２２及びエピタキシャル層１３をエツチン
グし溝２４を形成する。その際溝２４の深さは、エピタ
キシャル／１１１３内にとどめる。
次に第２図（ｂ）に示すように、フォトレジスト２３を
除去し溝の内部にＰ型拡散１亭挾下判ｔ＃１４を形成す
る。次に第２図（ｃ）に示すように窒化＠２２をマスク
に溝が埋込層１１に達する迄エピタキシャル層１３をエ
ツチングする。
除去し溝の内部にＰ型拡散１亭挾下判ｔ＃１４を形成す
る。次に第２図（ｃ）に示すように窒化＠２２をマスク
に溝が埋込層１１に達する迄エピタキシャル層１３をエ
ツチングする。
次に第２図（山に示すように、溝の内部にＰａ拡散層１
４よシ浅いＮ屋拡散層１５を形成する。続いて、Ｎ型不
純物のドーピングされた多結晶シリコンを付着させ、更
に異方性工、チングを行なう事によシ、溝の内部のみに
多結晶シリコン１８を残す。次に第２図（ｅｌに示すよ
うにフォトレジストをマスクにＰａ不純物をイオン注入
し、ベース領域１６ｆｔ形成する。このぺ−２領域１６
は、Ｐ型拡散龜１４に接している。
４よシ浅いＮ屋拡散層１５を形成する。続いて、Ｎ型不
純物のドーピングされた多結晶シリコンを付着させ、更
に異方性工、チングを行なう事によシ、溝の内部のみに
多結晶シリコン１８を残す。次に第２図（ｅｌに示すよ
うにフォトレジストをマスクにＰａ不純物をイオン注入
し、ベース領域１６ｆｔ形成する。このぺ−２領域１６
は、Ｐ型拡散龜１４に接している。
次に第２１１（ｆｌに示すように、ベース電極及びエミ
ッタ電極に対応する開孔を設け、多結晶シリコンを成長
し、Ｎ型エミ、り領域１７とグラフトベース層を多結晶
シリコン１９．２０を介して形成する。最後に配線用の
アルミニウムを付着させパターニして電極２１を形成し
、第１図に示した本実施例のバイポーラ型半導体装置が
得られる。
ッタ電極に対応する開孔を設け、多結晶シリコンを成長
し、Ｎ型エミ、り領域１７とグラフトベース層を多結晶
シリコン１９．２０を介して形成する。最後に配線用の
アルミニウムを付着させパターニして電極２１を形成し
、第１図に示した本実施例のバイポーラ型半導体装置が
得られる。
この＃を造では溝２４にそって縦方向にベース、コレク
タ接合が形成されている為に大きな容量の割合に素子の
基板上の占有面積を小さくできる。
タ接合が形成されている為に大きな容量の割合に素子の
基板上の占有面積を小さくできる。
尚、上記実施例においてＱよＰ型半導体基板を用いた場
合について説明したが、Ｎａ＋導体基板を用いてもよい
ことは勿論である。
合について説明したが、Ｎａ＋導体基板を用いてもよい
ことは勿論である。
以上説明したように本発明によれば小さな素子面積で、
コレクタ・ベースの接合容量の大きなパイポーラトラン
ジスタが実現でき、高集積化、高信頼性化及び高速化が
可能なバイポーラ型半導体装置が得られる効果がある。
コレクタ・ベースの接合容量の大きなパイポーラトラン
ジスタが実現でき、高集積化、高信頼性化及び高速化が
可能なバイポーラ型半導体装置が得られる効果がある。
第１図は本発明の一実施例の断面図、第２図（ａ）〜（
ｆ）は本発明の一実施例の製造方法を説明するための工
程断面図、第３図は従来のバイポーラ型半導体装置を説
明するだめの断面図である。 ｌＯ・・・・・・Ｐ型半導体基板、１１・・・・・・Ｎ
型埋込層、１２・・・・・・素子分離酸化膜、１３・・
・・・・エピタキシャル層、１４・・・・・・Ｐ型拡散
層、１５・・・・・・Ｎ型拡散層、１６・・・・・・ベ
ース領域、１７・・・・・・エミ、り領域、１８．１９
・・・・・・Ｎｕ多結晶シリコン、２０・・・・・・Ｐ
型多結晶シリコン、２１．２１Ｂ、２１Ｅ、２ＩＣ・・
・・・・電極。 巣 Ｉ ＠ 早２ 図 第２ 図 喜３ ピ
ｆ）は本発明の一実施例の製造方法を説明するための工
程断面図、第３図は従来のバイポーラ型半導体装置を説
明するだめの断面図である。 ｌＯ・・・・・・Ｐ型半導体基板、１１・・・・・・Ｎ
型埋込層、１２・・・・・・素子分離酸化膜、１３・・
・・・・エピタキシャル層、１４・・・・・・Ｐ型拡散
層、１５・・・・・・Ｎ型拡散層、１６・・・・・・ベ
ース領域、１７・・・・・・エミ、り領域、１８．１９
・・・・・・Ｎｕ多結晶シリコン、２０・・・・・・Ｐ
型多結晶シリコン、２１．２１Ｂ、２１Ｅ、２ＩＣ・・
・・・・電極。 巣 Ｉ ＠ 早２ 図 第２ 図 喜３ ピ
Claims (1)
- 一導電型半導体基板上に形成された逆導電型埋込層と
該埋込層上に形成された逆導電型エピタキシャル層とを
、コレクタ領域とし、前記エピタキシャル層上に形成さ
れた一導電型ベース領域と該ベース領域上に形成された
逆導電型エミッタ領域とからなるバイポーラ型半導体装
置において、前記ベース領域から埋込層に達する溝を設
け該溝の側面に前記埋込み層に接続する逆導電型の第１
の拡散層を設け該第１の拡散層の外側に前記ベース領域
に接続する一導電型の第２の拡散層を設け前記溝中にコ
レクタ電極に接続する逆導電量多結晶シリコンを設けた
ことを特徴とするバイポーラ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145029A JPS624367A (ja) | 1985-07-01 | 1985-07-01 | バイボ−ラ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145029A JPS624367A (ja) | 1985-07-01 | 1985-07-01 | バイボ−ラ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS624367A true JPS624367A (ja) | 1987-01-10 |
Family
ID=15375766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60145029A Pending JPS624367A (ja) | 1985-07-01 | 1985-07-01 | バイボ−ラ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS624367A (ja) |
-
1985
- 1985-07-01 JP JP60145029A patent/JPS624367A/ja active Pending
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