JPS6245161A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6245161A JPS6245161A JP60184138A JP18413885A JPS6245161A JP S6245161 A JPS6245161 A JP S6245161A JP 60184138 A JP60184138 A JP 60184138A JP 18413885 A JP18413885 A JP 18413885A JP S6245161 A JPS6245161 A JP S6245161A
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- resistance
- integrated circuit
- resistance element
- circuit device
- resistance elements
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、抵抗素子に関するものであり、特に！ＩＬ、
導体集積回路装置の抵抗素子に適用して有効な技術に関
するものである。
導体集積回路装置の抵抗素子に適用して有効な技術に関
するものである。
［背景技術］
ＭＯＳＦＥＴを備えた半導体集積回路装置に代表される
ＭＩＳ型半導体集積回路装置では、一般に、ポンディン
グパッド、特に入力用のポンディングパッドに抵抗素子
及びダイオード等のスイッチ素子を含む入力保護回路が
接続される。入力端子に印加される過大な？Ｙｔ気エネ
ルギーによる半導体素子の破壊を防止するためである。
ＭＩＳ型半導体集積回路装置では、一般に、ポンディン
グパッド、特に入力用のポンディングパッドに抵抗素子
及びダイオード等のスイッチ素子を含む入力保護回路が
接続される。入力端子に印加される過大な？Ｙｔ気エネ
ルギーによる半導体素子の破壊を防止するためである。
前記入力保護回路の抵抗素子を、その占有面積を小さく
し、かつ所定の抵抗値を得るために、蛇行した形状にす
ることが考えられる。しかしながら、本発明者は、蛇行
した抵抗素子が過大な電気エネルギーによって破壊さＪ
しることを見出した。
し、かつ所定の抵抗値を得るために、蛇行した形状にす
ることが考えられる。しかしながら、本発明者は、蛇行
した抵抗素子が過大な電気エネルギーによって破壊さＪ
しることを見出した。
電流が抵抗素子の曲線部に集中するからである。
なお、過大な電気エネルギーによる半導体素子の破壊を
防止する技術についでは、例えば特願昭５９−１５２９
９８号に記載されている。
防止する技術についでは、例えば特願昭５９−１５２９
９８号に記載されている。
［発明の目的コ
本発明の目的は、半導体集積回路装置の信頼性を向上す
る技術を提供することにある。
る技術を提供することにある。
本発明の他の目的は、抵抗素子の抵抗値を増大させ、か
つ半導体集積回路装置の集積度を向上する技術を提供す
ることにある。
つ半導体集積回路装置の集積度を向上する技術を提供す
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、直線状の複数の抵抗素子をそれと異る導電層
で直列に接続したものである。
で直列に接続したものである。
以下、本発明の構成について、実施例とともに説明する
。
。
［実施例１コ
第１図は、を導体集積回路装置の入力保護回路の平面図
、第２図は第１図のＡ−Ａ切断線における断面図、第２
図は第１図のＢ−Ｂ切断線における断面図である。なお
、第１図は構成を見易くするためにフィールド絶縁膜以
外の絶縁膜を図示していない。
、第２図は第１図のＡ−Ａ切断線における断面図、第２
図は第１図のＢ−Ｂ切断線における断面図である。なお
、第１図は構成を見易くするためにフィールド絶縁膜以
外の絶縁膜を図示していない。
第１図乃至第３図において、１はＰ−型半導体基板であ
り、表面に酸化シリコン膜からなるフィールド絶縁膜２
が設けである。また、フィールド絶縁膜２の下にＰ型チ
ャネルストッパ領域３が設けである。
り、表面に酸化シリコン膜からなるフィールド絶縁膜２
が設けである。また、フィールド絶縁膜２の下にＰ型チ
ャネルストッパ領域３が設けである。
４はＮチャネル型ＭＩＳＦＥＴ、５はＮチャネル型クラ
ンプ用ＭＴＳＦＥＴ、６は抵抗素子、７はポンディング
パッドであり、それらの間をアルミニュウム層からなる
導電層８が接続している。
ンプ用ＭＴＳＦＥＴ、６は抵抗素子、７はポンディング
パッドであり、それらの間をアルミニュウム層からなる
導電層８が接続している。
接続孔９を通してである。抵抗素子６とクランプ用Ｍ
Ｉ ５ＦＥＴ５とで、半導体集積回路装置の入力保護回
路を構！戊している。詳細については、後述する。
Ｉ ５ＦＥＴ５とで、半導体集積回路装置の入力保護回
路を構！戊している。詳細については、後述する。
前記Ｎチャネル型ＭＩ ５ＦＥＴ４は、ｎ＋型！ト導体
領域１０．ゲート絶縁膜１１、ゲート電極１２とで構成
しである。ｎ＋型半導体領域１０は。
領域１０．ゲート絶縁膜１１、ゲート電極１２とで構成
しである。ｎ＋型半導体領域１０は。
リン（Ｐ）、ヒ素（Ａｓ）等のｎ型不純物を半導体基板
１の表面に導入してなる。ゲート絶縁膜１１は、半導体
基板１表面の酸化による酸化シリコン瞑からなる。ゲー
ト電極１２は、リン、ヒ素等のｎ型不純物を含有させた
多結晶シリコン層からなる。しかし、ゲート電極１２は
、前記多結晶シ１ｊコン層に限定されない。例えば、モ
リブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔ
ａ）、チタン（Ｔｉ）等の高融点金属層で形成してもよ
い。また、その高融点金属のシリサイド層で形成しても
よい。さらに、多結晶シリコン層の上に前記高融点金属
層またはシリサイド層を設けて構成してもよい、。ドレ
イン領域となるｎ＋型半導体領域１０には、導電層８Ａ
を通して電ｇ電位Ｖｃｃ、例えば、５［■］を印加する
。ソース領域となるｎ＋型半導体領域１０には、導電Ｍ
８Ｂを通して型ＭＩＳＦＥＴ４と同様の構成である。し
かし。
１の表面に導入してなる。ゲート絶縁膜１１は、半導体
基板１表面の酸化による酸化シリコン瞑からなる。ゲー
ト電極１２は、リン、ヒ素等のｎ型不純物を含有させた
多結晶シリコン層からなる。しかし、ゲート電極１２は
、前記多結晶シ１ｊコン層に限定されない。例えば、モ
リブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔ
ａ）、チタン（Ｔｉ）等の高融点金属層で形成してもよ
い。また、その高融点金属のシリサイド層で形成しても
よい。さらに、多結晶シリコン層の上に前記高融点金属
層またはシリサイド層を設けて構成してもよい、。ドレ
イン領域となるｎ＋型半導体領域１０には、導電層８Ａ
を通して電ｇ電位Ｖｃｃ、例えば、５［■］を印加する
。ソース領域となるｎ＋型半導体領域１０には、導電Ｍ
８Ｂを通して型ＭＩＳＦＥＴ４と同様の構成である。し
かし。
ゲート電極１２と一方のｎ＋型半導体領域１０とが、導
電層８Ｃを通して電気的に接続しである。
電層８Ｃを通して電気的に接続しである。
すなわち、ダイオード形態に接続されている。他方のＩ
Ｉ＋型半導体領域１０は、導電層８Ｄによって抵抗素子
６とＮチャネル型ＭＩ ５ＦＥＴ４のグー１−ｆｆｉ極
１２とに接続しである。ポンプイングツ（ラド７から流
入した過大な電気エネルギーを抵抗素子６で減衰させた
後、ｎ＋型半導体領域１０と半導体基板１との間のサー
フェイスブレイクダウンによって丁導体基板１内ｌ・放
出するためである。
Ｉ＋型半導体領域１０は、導電層８Ｄによって抵抗素子
６とＮチャネル型ＭＩ ５ＦＥＴ４のグー１−ｆｆｉ極
１２とに接続しである。ポンプイングツ（ラド７から流
入した過大な電気エネルギーを抵抗素子６で減衰させた
後、ｎ＋型半導体領域１０と半導体基板１との間のサー
フェイスブレイクダウンによって丁導体基板１内ｌ・放
出するためである。
抵抗素子６は、多結晶シリコン層からなる。この多結晶
シリコン層には、リン、ヒ素等のｒｌ型不純物が導入し
である。ＭＩＳＦＥＴ４及びクランプ用ＭＩＳＦＥＴ５
のゲート電極１２と同一工程で形成したからである。な
お、ＭＩＳＦＥＴ４及びクランプ用ＭＩＳＦＥＴ５のゲ
ートｆｆｉ罹１２を高融点金属層又はそのシリサイド層
で形成する場合には、抵抗素子６をゲート電極１２と別
工程で形成す九ばよい。しかし、前記ゲート電極１２を
多結晶シリコン層の上に高融点金属層あるいはシリサイ
ド層を設けて構成する場合には、そのゲート電極１２と
同一工程で形成することができる。
シリコン層には、リン、ヒ素等のｒｌ型不純物が導入し
である。ＭＩＳＦＥＴ４及びクランプ用ＭＩＳＦＥＴ５
のゲート電極１２と同一工程で形成したからである。な
お、ＭＩＳＦＥＴ４及びクランプ用ＭＩＳＦＥＴ５のゲ
ートｆｆｉ罹１２を高融点金属層又はそのシリサイド層
で形成する場合には、抵抗素子６をゲート電極１２と別
工程で形成す九ばよい。しかし、前記ゲート電極１２を
多結晶シリコン層の上に高融点金属層あるいはシリサイ
ド層を設けて構成する場合には、そのゲート電極１２と
同一工程で形成することができる。
次のようにすればよい。まず、ゲート電極１２と同一工
程で、多結晶シリコン層とこの上の高融点金属層あるい
はシリサイド層とからなる抵抗素子６を形成する。この
後、抵抗素子６における多結晶シリコン層の上の高融点
金属層あるいはシリサイド層をエツチングすればよい。
程で、多結晶シリコン層とこの上の高融点金属層あるい
はシリサイド層とからなる抵抗素子６を形成する。この
後、抵抗素子６における多結晶シリコン層の上の高融点
金属層あるいはシリサイド層をエツチングすればよい。
エツチングは、抵抗素子６を露出するようなパターンの
レジストマスクを半導体基［１上の全面に形成して行え
ばよい。
レジストマスクを半導体基［１上の全面に形成して行え
ばよい。
前記抵抗素子６は、第１図に示したように、直線状に形
成しである。また、複数の直線状の抵抗素７−６を導電
層８Ｅで直列に接続しである。このため、個々の抵抗素
子６には曲線部分がない。また、折曲げたような角部が
ない。このため、電流は抵抗素子６内を一様に流れる。
成しである。また、複数の直線状の抵抗素７−６を導電
層８Ｅで直列に接続しである。このため、個々の抵抗素
子６には曲線部分がない。また、折曲げたような角部が
ない。このため、電流は抵抗素子６内を一様に流れる。
すなわち、抵抗素子６内において、電流集中が行らない
。したがって、ポンディングパッド７から流入した過大
な電気エネルギーも抵抗素子６内を一様に流れる。
。したがって、ポンディングパッド７から流入した過大
な電気エネルギーも抵抗素子６内を一様に流れる。
このため、抵抗素子６が過大な電気エネルギーによって
破壊されることがない。すなわち、抵抗素子６の信イ性
が向上する。
破壊されることがない。すなわち、抵抗素子６の信イ性
が向上する。
、 なお、過大な電気エネルギーによるＭＩＳＦＥＴ
４またはクランプ用ＭＩ ５ＦＥＴ５の破壊を防止する
ためには、抵抗素子６の抵抗値を増大するのが好ましい
。また、電流集中を防ぐためには、前記のように直線状
の抵抗素子６がよい、しかし。
４またはクランプ用ＭＩ ５ＦＥＴ５の破壊を防止する
ためには、抵抗素子６の抵抗値を増大するのが好ましい
。また、電流集中を防ぐためには、前記のように直線状
の抵抗素子６がよい、しかし。
一本の抵抗素子６で大きな抵抗値を得るためには、その
抵抗素子６を長く延在させる必要がある。ところが、ボ
ンディングパッドッとクランプ用ＭＩＳＦＥＴ５及びＭ
ＩＳＦＥＴ４との間を大きく離隔しなければならない。
抵抗素子６を長く延在させる必要がある。ところが、ボ
ンディングパッドッとクランプ用ＭＩＳＦＥＴ５及びＭ
ＩＳＦＥＴ４との間を大きく離隔しなければならない。
このため、半導体集積回路装置の集積度が低下する。
しかし、本実施例では、第１図に示したように。
複数の抵抗素子６を並列に配置し、これらの抵抗歯子６
を導電層８Ｅで直列に接続しである。このため、ポンデ
ィングパッド７とクランプ用ＭＩＳＦＥＴ５及びＭＩＳ
ＦＥＴ４との間の間隔を縮少することができる。すなわ
ち、半導体集積回路装置の集積度を向上できる。
を導電層８Ｅで直列に接続しである。このため、ポンデ
ィングパッド７とクランプ用ＭＩＳＦＥＴ５及びＭＩＳ
ＦＥＴ４との間の間隔を縮少することができる。すなわ
ち、半導体集積回路装置の集積度を向上できる。
また、複数の抵抗素子６を直列接続したことによって、
抵抗素子６の長さの総和が長くなる。このため、抵抗値
の総和が増大する。したがって、抵抗素子６による過大
な電気エネルギーの減衰が大きくなる。すなわち、入力
保護回路の信頼性を向上することができる。
抵抗素子６の長さの総和が長くなる。このため、抵抗値
の総和が増大する。したがって、抵抗素子６による過大
な電気エネルギーの減衰が大きくなる。すなわち、入力
保護回路の信頼性を向上することができる。
なお、抵抗素子６とポンディングパッド７との接続部分
および抵抗素子６と導電層８Ｅとの接続部分が、過大な
電気エネルギーによって破壊されることはない。抵抗索
子６と、ポンディングパッド７及び導電層８Ｅとの被着
面積が充分に大きいため、抵抗素子６を破壊する程の電
流集中が起こらないからである。
および抵抗素子６と導電層８Ｅとの接続部分が、過大な
電気エネルギーによって破壊されることはない。抵抗索
子６と、ポンディングパッド７及び導電層８Ｅとの被着
面積が充分に大きいため、抵抗素子６を破壊する程の電
流集中が起こらないからである。
なお、本実施例では、抵抗素子６を４本のみ設けである
。しかし、これに限定されない、すなわち、抵抗素子６
を４本以上設け、これらを直列接続してもよい。あるい
は３本、あるいは２本でもよい。すなわち、抵抗素子６
は複数本あればよい。
。しかし、これに限定されない、すなわち、抵抗素子６
を４本以上設け、これらを直列接続してもよい。あるい
は３本、あるいは２本でもよい。すなわち、抵抗素子６
は複数本あればよい。
第２図及び第３図に示すように、抵抗素子６及びゲート
電極１２を絶縁膜１３が覆っている。絶縁膜１３は、例
えばＣＶＤによるリンシリケートガラス（ＰＳＧ）膜か
らなる。導電層８を絶縁膜１４が覆っている。絶縁膜１
４は、例えばＣＶＤによるＰＳＧ膜とこの上の窒化シリ
コン膜からなる。
電極１２を絶縁膜１３が覆っている。絶縁膜１３は、例
えばＣＶＤによるリンシリケートガラス（ＰＳＧ）膜か
らなる。導電層８を絶縁膜１４が覆っている。絶縁膜１
４は、例えばＣＶＤによるＰＳＧ膜とこの上の窒化シリ
コン膜からなる。
［実施例■］
第４図は半導体集積回路装置の入力保護回路の平面図、
第５図は第４図のＡ−Ａ切断線における断面図、第６図
は第４図のＢ−Ｂ切断線における断面図である。なお、
第４図は構成を見易くするためにフィールド絶縁膜２以
外の絶縁膜を図示していない。
第５図は第４図のＡ−Ａ切断線における断面図、第６図
は第４図のＢ−Ｂ切断線における断面図である。なお、
第４図は構成を見易くするためにフィールド絶縁膜２以
外の絶縁膜を図示していない。
実施例■は、直線状の半導体領域からなる抵抗素子１５
を複数設け、これらを導電層８Ｅで直列接続したもので
ある。
を複数設け、これらを導電層８Ｅで直列接続したもので
ある。
本実施例の抵抗素子１５は、ｎ＋型半導体領域からなる
。この抵抗素子１５が複数形成しである。
。この抵抗素子１５が複数形成しである。
前記抵抗素子１５、すなわち半導体領域は、ＭＩＳＦＥ
Ｔ４及びクランプ用ＭＩ ５ＦＥＴ５のｎ＋型半導体領
域１０と同一工程で形成したものである。また、抵抗素
子１５の表面にゲート絶縁膜１１が形成しである。ＭＩ
Ｓ、ＦＥＴ４及びクランプ用Ｍ Ｉ Ｓ ＦＥＴ５のゲ
ート絶縁膜１１を形成する際に抵抗素子１５の表面が酸
化されるからである。
Ｔ４及びクランプ用ＭＩ ５ＦＥＴ５のｎ＋型半導体領
域１０と同一工程で形成したものである。また、抵抗素
子１５の表面にゲート絶縁膜１１が形成しである。ＭＩ
Ｓ、ＦＥＴ４及びクランプ用Ｍ Ｉ Ｓ ＦＥＴ５のゲ
ート絶縁膜１１を形成する際に抵抗素子１５の表面が酸
化されるからである。
第４図に示すように、個々の抵抗素子１５が直線状をし
ている。このため、ポンディングパッド７から流入した
過大な電気エネルギーが抵抗素子１５内の一部に集中す
ることがない。このため、電気エネルギーの集中による
異常な熱の発生がない、したがって、抵抗素子１５の熱
的破壊を防止できる。すなわち、抵抗素子１５の信頼性
が向上する。
ている。このため、ポンディングパッド７から流入した
過大な電気エネルギーが抵抗素子１５内の一部に集中す
ることがない。このため、電気エネルギーの集中による
異常な熱の発生がない、したがって、抵抗素子１５の熱
的破壊を防止できる。すなわち、抵抗素子１５の信頼性
が向上する。
一方、抵抗素子１５と半導体基板ｌとの間でダイオード
を構成している。このため、過大な電気エネルギーの一
部は、抵抗素子１５から半導体基板１内へ放出される。
を構成している。このため、過大な電気エネルギーの一
部は、抵抗素子１５から半導体基板１内へ放出される。
ところが、電流集中が起ると、その集中した部分から放
出することになる。
出することになる。
このため、放出する際の電流密度が大きくなり、異常な
熱を発生する。すなわち、抵抗素子１５と半導体基板ｌ
どの間の接合を破壊する。しかし、本実施例によれば、
過大な電気エネルギーを抵抗素子１５と半導体基板１と
の接合面の略全面から放出する。前記のように、抵抗素
子１５内で電流が集中しないため、ブレイクダウンが抵
抗素子１５と半導体基板１との接合面の全域で略同時に
起るからである。すなわち、抵抗素子１５と半導体基板
１とで構成されるダイオードの信頼性が向上する。
熱を発生する。すなわち、抵抗素子１５と半導体基板ｌ
どの間の接合を破壊する。しかし、本実施例によれば、
過大な電気エネルギーを抵抗素子１５と半導体基板１と
の接合面の略全面から放出する。前記のように、抵抗素
子１５内で電流が集中しないため、ブレイクダウンが抵
抗素子１５と半導体基板１との接合面の全域で略同時に
起るからである。すなわち、抵抗素子１５と半導体基板
１とで構成されるダイオードの信頼性が向上する。
なお、抵抗素子１５は、Ｐ＋型半導体領域で構成しても
よい。このＰ＋型半導体領域からなる抵抗素子１５は、
ｎ−型半導体基板に形成すればよい。またはＰ−型半導
体基板１の表面にｎ−型ウェル領域を設け、このウェル
領域に形成してもよい。また、抵抗素子１５をＰ＋型半
導体領域で構成する場合には、Ｐチャネル型ＭＩＳＦＥ
Ｔのソース、ドレインと同一工程で形成すればよい。
よい。このＰ＋型半導体領域からなる抵抗素子１５は、
ｎ−型半導体基板に形成すればよい。またはＰ−型半導
体基板１の表面にｎ−型ウェル領域を設け、このウェル
領域に形成してもよい。また、抵抗素子１５をＰ＋型半
導体領域で構成する場合には、Ｐチャネル型ＭＩＳＦＥ
Ｔのソース、ドレインと同一工程で形成すればよい。
すなわち、抵抗素子１５は、半導体領域の導電型に限定
されない。
されない。
一方、本実施例では、抵抗素子１５間をアルミニュウム
層からなる導電１８Ｅで接続しであるが、多結晶シリコ
ン層によって接続してもよい。この多結晶シリコン層は
、Ｍ Ｉ Ｓ ＦＥＴのゲート電極１２と同一工程で形
成すればよい。したがって。
層からなる導電１８Ｅで接続しであるが、多結晶シリコ
ン層によって接続してもよい。この多結晶シリコン層は
、Ｍ Ｉ Ｓ ＦＥＴのゲート電極１２と同一工程で形
成すればよい。したがって。
高融点金属、またはその高融点金属のシリサイドで接続
してもよい、さらに、多結晶シリコン層の上に高融点金
属又はそのシリサイドを設けて構成した導電層によって
接続してもよい。抵抗素子１５の端部のゲート絶縁膜１
１は、ＭＩＳＦＥＴ４及びクランプ用ＭＩＳＦＥＴ５の
ゲート電極１２を形成する以前に選択的に除去して開口
しておけばよい。
してもよい、さらに、多結晶シリコン層の上に高融点金
属又はそのシリサイドを設けて構成した導電層によって
接続してもよい。抵抗素子１５の端部のゲート絶縁膜１
１は、ＭＩＳＦＥＴ４及びクランプ用ＭＩＳＦＥＴ５の
ゲート電極１２を形成する以前に選択的に除去して開口
しておけばよい。
［効果コ
本願によって開示された新規な技術によれば、次の効果
を得ることができる。
を得ることができる。
（１）、複数の直線状の抵抗素子をその抵抗素子と異る
導電層で直列に接続したことにより、抵抗素子内で電流
が集中することがなくなるので、を流束中による抵抗素
子の破壊を防止して抵抗素子の信頼性を向上することが
できる。
導電層で直列に接続したことにより、抵抗素子内で電流
が集中することがなくなるので、を流束中による抵抗素
子の破壊を防止して抵抗素子の信頼性を向上することが
できる。
（２）、入力保護回路を構成する抵抗素子を、複数の直
線状の抵抗素子とし、それらを並列に配置し抵抗素子と
異る導電層で直列接続したことにより、ポンディングパ
ッドとクランプ用ＭＩＳＦＥＴまたはバッファ回路等を
構成するＭ Ｉ Ｓ ＦＥＴとの間が縮小されるので、
半導体集積回路装置の集積度を向上することができる。
線状の抵抗素子とし、それらを並列に配置し抵抗素子と
異る導電層で直列接続したことにより、ポンディングパ
ッドとクランプ用ＭＩＳＦＥＴまたはバッファ回路等を
構成するＭ Ｉ Ｓ ＦＥＴとの間が縮小されるので、
半導体集積回路装置の集積度を向上することができる。
（３）、直線状の抵抗素子複数膜けそれを直列接続した
ことにより、抵抗素子による過剰な電気エネルギーの減
衰率が大きくなるので、入力保護回路の信頼性を向上す
ることができる。
ことにより、抵抗素子による過剰な電気エネルギーの減
衰率が大きくなるので、入力保護回路の信頼性を向上す
ることができる。
（４）、直線状の半導体領域からなる抵抗素子を導電層
で直列接続したことにより、前記半導体領域と半導体基
板とで構成されるダイオードのブレイクダウンが、半導
体領域の接合面の略全域で生じるので、前記ダイオード
のブレイクダウンによる破壊を防止して入力保護回路の
信頼性を向上することができる。
で直列接続したことにより、前記半導体領域と半導体基
板とで構成されるダイオードのブレイクダウンが、半導
体領域の接合面の略全域で生じるので、前記ダイオード
のブレイクダウンによる破壊を防止して入力保護回路の
信頼性を向上することができる。
以−ヒ１本発明を実施例にもとすき具体的に説明したが
、本発明は前記実施例に限定されるものではなくその要
旨を逸脱しない範囲において種々変形可能であることは
いうまでもない。
、本発明は前記実施例に限定されるものではなくその要
旨を逸脱しない範囲において種々変形可能であることは
いうまでもない。
例えば、前記実施例は、抵抗素子に接続された半導体素
子をＭ Ｉ Ｓ ＦＥＴとしたが、抵抗素子に接続する
半導体素子はバイポーラトランジスタでもよい。さらに
、半導体基板の導電型に限定されるものではない、また
、抵抗素子とポンディングパッドとの間にクランプ用Ｍ
Ｉ Ｓ ＦＥＴを設けてもよい。また、クランプ用Ｍ
Ｉ Ｓ ＦＥＴの代りにＰＮ接合ダイオード等の他の
適当なスイッチ素子を用いてもよいことはいうまでもな
い。
子をＭ Ｉ Ｓ ＦＥＴとしたが、抵抗素子に接続する
半導体素子はバイポーラトランジスタでもよい。さらに
、半導体基板の導電型に限定されるものではない、また
、抵抗素子とポンディングパッドとの間にクランプ用Ｍ
Ｉ Ｓ ＦＥＴを設けてもよい。また、クランプ用Ｍ
Ｉ Ｓ ＦＥＴの代りにＰＮ接合ダイオード等の他の
適当なスイッチ素子を用いてもよいことはいうまでもな
い。
第１図は実施例Ｉの半導体集積回路装置の入力保護回路
の平面図。 第２図は第１図のＡ−Ａ切断線における断面図。 第３図は第１図のＢ−Ｂ切断線における断面図である。 第４図は実施例■の半導体集積回路装置の入力保護回路
の平面図。 第５図は第４図のＡ−Ａ切断線における断面図。 第６図は第４図のＢ−Ｂ切断線における断面図である。 ■・・・半導体基板、２・・・°フィールド絶縁膜、３
・・・チャネルス１−ツバ領域、４・・・ＭＩＳＦＥＴ
、５・・・クランプ用ＭＩＳＦＥＴ、６．１５・・・抵
抗素子、７・・・ポンディングパッド、８・・・導電層
、９・・・接続孔、１０・・・半導体領域、１１．１３
．１４・・・絶縁膜。 １２・・・ゲート電極。
の平面図。 第２図は第１図のＡ−Ａ切断線における断面図。 第３図は第１図のＢ−Ｂ切断線における断面図である。 第４図は実施例■の半導体集積回路装置の入力保護回路
の平面図。 第５図は第４図のＡ−Ａ切断線における断面図。 第６図は第４図のＢ−Ｂ切断線における断面図である。 ■・・・半導体基板、２・・・°フィールド絶縁膜、３
・・・チャネルス１−ツバ領域、４・・・ＭＩＳＦＥＴ
、５・・・クランプ用ＭＩＳＦＥＴ、６．１５・・・抵
抗素子、７・・・ポンディングパッド、８・・・導電層
、９・・・接続孔、１０・・・半導体領域、１１．１３
．１４・・・絶縁膜。 １２・・・ゲート電極。
Claims (4)
- １．直線状の複数の抵抗素子をそれと異る導電層で直列
に接続したことを特徴とする半導体集積回路装置。 - ２．前記抵抗素子は、チップの外部端子に接続してある
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。 - ３．前記抵抗素子は多結晶シリコン層からなることを特
徴とする特許請求の範囲第１項記載の半導体集積回路装
置。 - ４．前記抵抗素子は半導体基板の表面の半導体領域から
なることを特徴とする特許請求の範囲第１項記載の半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184138A JPS6245161A (ja) | 1985-08-23 | 1985-08-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184138A JPS6245161A (ja) | 1985-08-23 | 1985-08-23 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6245161A true JPS6245161A (ja) | 1987-02-27 |
Family
ID=16148033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184138A Pending JPS6245161A (ja) | 1985-08-23 | 1985-08-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6245161A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330363A (ja) * | 1989-06-27 | 1991-02-08 | Fuji Electric Co Ltd | 入出力保護回路を備えた半導体集積回路装置 |
| EP1544918A3 (en) * | 2003-12-19 | 2009-04-01 | NEC Electronics Corporation | Semiconductor device with ESD element |
| US7574895B2 (en) | 2003-11-18 | 2009-08-18 | Robert Bosch Gmbh | Sensor for detecting particles in a gas stream and method for its manufacture |
-
1985
- 1985-08-23 JP JP60184138A patent/JPS6245161A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330363A (ja) * | 1989-06-27 | 1991-02-08 | Fuji Electric Co Ltd | 入出力保護回路を備えた半導体集積回路装置 |
| US7574895B2 (en) | 2003-11-18 | 2009-08-18 | Robert Bosch Gmbh | Sensor for detecting particles in a gas stream and method for its manufacture |
| EP1544918A3 (en) * | 2003-12-19 | 2009-04-01 | NEC Electronics Corporation | Semiconductor device with ESD element |
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