JPS6356725B2 - - Google Patents
Info
- Publication number
- JPS6356725B2 JPS6356725B2 JP54048738A JP4873879A JPS6356725B2 JP S6356725 B2 JPS6356725 B2 JP S6356725B2 JP 54048738 A JP54048738 A JP 54048738A JP 4873879 A JP4873879 A JP 4873879A JP S6356725 B2 JPS6356725 B2 JP S6356725B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- output
- input
- vcxo
- crystal oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は外部から入力された基準周波数に電圧
制御水晶発振器（以下ではVCXOと呼ぶ）の発
振周波数を位相同期させるフエイズロツクループ
電圧制御水晶発振器（以下ではPLL―VCXOと
呼ぶ）を利用する型式の可変テイ倍器に関し、基
準入力周波数のＮ／Ｍ倍（Ｍ、Ｎ及びＮ／Ｍは正の整数 でＭＮ、例えばＮ＝10のときＮ／Ｍは10、５、２、 １）の変化に対しそれに正しく同期する、一定出
力周波数をVCXOより取り出す型式の改良され
た可変テイ倍器に関する。
制御水晶発振器（以下ではVCXOと呼ぶ）の発
振周波数を位相同期させるフエイズロツクループ
電圧制御水晶発振器（以下ではPLL―VCXOと
呼ぶ）を利用する型式の可変テイ倍器に関し、基
準入力周波数のＮ／Ｍ倍（Ｍ、Ｎ及びＮ／Ｍは正の整数 でＭＮ、例えばＮ＝10のときＮ／Ｍは10、５、２、 １）の変化に対しそれに正しく同期する、一定出
力周波数をVCXOより取り出す型式の改良され
た可変テイ倍器に関する。
従来、工場、会社、研究所等では周波数カウン
ター、周波数シンセサイザ等の測定器を使用する
際、その測定器の外部基準周波数入力端子に工場
内に布設されている標準周波数（普通は一工場内
で一波）を接続して使用している。この標準周波
数の発生源には原子周波数標準器、標準電波受信
機、高安定水晶発振器等が用いられるが、その出
力周波数は製造者により又は機種により1MHz、
2MHz、5MHz、10MHz（整数値が普通である）の
何れかであつて、互いに異なつており、このため
工場、会社により布設されている標準周波数が互
い異なるという事情がある。
ター、周波数シンセサイザ等の測定器を使用する
際、その測定器の外部基準周波数入力端子に工場
内に布設されている標準周波数（普通は一工場内
で一波）を接続して使用している。この標準周波
数の発生源には原子周波数標準器、標準電波受信
機、高安定水晶発振器等が用いられるが、その出
力周波数は製造者により又は機種により1MHz、
2MHz、5MHz、10MHz（整数値が普通である）の
何れかであつて、互いに異なつており、このため
工場、会社により布設されている標準周波数が互
い異なるという事情がある。
これに対処する為に測定器メーカはそれらすべ
ての標準周波数の入力端子を用意した測定器を製
造販売するか、それら標準周波数のうち１波（例
えば1MHz）だけを測定器の外部基準入力周波数
と定め種々の標準入力周波数に対してはその都度
この１波（1MHz）に周波数変換する分周テイ倍
の装置をこの測定器に前置する方法が取られてい
た。本発明はこの煩雑さを解決することを目的と
するものでこのような様々の整数値の標準周波数
（1MHz、2MHz、5MHz、10MHz）の何れを入力し
ても、これをすべて標準周波数に正しく同期した
別の１波の基準周波数（なるべく高い周波数例え
ば標準周波数入力のうちの最高周波数10MHzに選
ぶ方が測定器の高周波化、高精度化の為に有利で
ある。）に変換することのできる改良されたPLL
―VCXO型可変テイ倍器に関するものである。
ての標準周波数の入力端子を用意した測定器を製
造販売するか、それら標準周波数のうち１波（例
えば1MHz）だけを測定器の外部基準入力周波数
と定め種々の標準入力周波数に対してはその都度
この１波（1MHz）に周波数変換する分周テイ倍
の装置をこの測定器に前置する方法が取られてい
た。本発明はこの煩雑さを解決することを目的と
するものでこのような様々の整数値の標準周波数
（1MHz、2MHz、5MHz、10MHz）の何れを入力し
ても、これをすべて標準周波数に正しく同期した
別の１波の基準周波数（なるべく高い周波数例え
ば標準周波数入力のうちの最高周波数10MHzに選
ぶ方が測定器の高周波化、高精度化の為に有利で
ある。）に変換することのできる改良されたPLL
―VCXO型可変テイ倍器に関するものである。
第１図にて従来のPLL―VCXO型可変テイ倍
器を説明する。第１図の１は基準入力周波数の入
力端子、２は位相比較器、３は低域通過フイル
タ、５はVCXO、７はPLL―VCXOの出力端子、
８はプリセツト可能な分周器、４は（分周器８の
分周数を外部より設定する為の）プリセツト入力
端子である。分周器８の分周数をＮとすると同期
した状態では基準入力周波数のＮ倍がVCXOの
発振周波数となり（入力端子１から出力端子７を
見た時）このPLL―VCXOはＮテイ倍器の働き
をする。そして入力端子１の基準入力周波数に対
応させて分周器８の分周数Ｎをプリセツト入力端
子４の設定に従い可変とするときはPLL―
VCXOは出力端子３７の周波数が一定で、基準
入力周波数対出力周波数のテイ倍数可変の可変テ
イ倍器となる。一般にVCXOそのものには周波
数可変範囲が0.01％〜0.1％程度で非常に狭いと
いう性質がある為に、VCXOの周波数可変範囲
を例えば10MHzを中心にするもの（即ち10±
0.01MHz）になるようにし、基準入力周波数が
1MHz、2MHz、5MHz、10MHzと変わるのに対応
してＮを10、５、２、１と変えて、それによつて
基準入力周波数に正しく位相同期された10MHz
（１波）の出力を得る。このときはそれぞれ、10
テイ倍、５テイ倍、２テイ倍、１テイ倍とテイ倍
数可変のテイ倍器となる。
器を説明する。第１図の１は基準入力周波数の入
力端子、２は位相比較器、３は低域通過フイル
タ、５はVCXO、７はPLL―VCXOの出力端子、
８はプリセツト可能な分周器、４は（分周器８の
分周数を外部より設定する為の）プリセツト入力
端子である。分周器８の分周数をＮとすると同期
した状態では基準入力周波数のＮ倍がVCXOの
発振周波数となり（入力端子１から出力端子７を
見た時）このPLL―VCXOはＮテイ倍器の働き
をする。そして入力端子１の基準入力周波数に対
応させて分周器８の分周数Ｎをプリセツト入力端
子４の設定に従い可変とするときはPLL―
VCXOは出力端子３７の周波数が一定で、基準
入力周波数対出力周波数のテイ倍数可変の可変テ
イ倍器となる。一般にVCXOそのものには周波
数可変範囲が0.01％〜0.1％程度で非常に狭いと
いう性質がある為に、VCXOの周波数可変範囲
を例えば10MHzを中心にするもの（即ち10±
0.01MHz）になるようにし、基準入力周波数が
1MHz、2MHz、5MHz、10MHzと変わるのに対応
してＮを10、５、２、１と変えて、それによつて
基準入力周波数に正しく位相同期された10MHz
（１波）の出力を得る。このときはそれぞれ、10
テイ倍、５テイ倍、２テイ倍、１テイ倍とテイ倍
数可変のテイ倍器となる。
このように第１図の構成によつても一応PLL
―VCXOを用いた可変テイ倍器が構成されるの
であるが、従来の方法では基準入力周波数に応
じ、即ち所要テイ倍数に応じてプリセツト入力端
子４より８の分周数をプリセツトする必要があ
り、その為のプリセツトスイツチや配線が必要と
なる。このほかに分周器８のところにプリセツト
カウンタを使うことをやめて、こゝに種々の分周
数の複数個の固定分周器を用意し、これ等と
VCXO出力ライン６及び位相比較器入力ライン
９との接続をスイツチ又はストラツプ配線等で切
り替えることで、上記と同等の効果を得ているも
のもあるが、いずれにしても装置は煩雑であり、
小形化、低価格化が阻害される。
―VCXOを用いた可変テイ倍器が構成されるの
であるが、従来の方法では基準入力周波数に応
じ、即ち所要テイ倍数に応じてプリセツト入力端
子４より８の分周数をプリセツトする必要があ
り、その為のプリセツトスイツチや配線が必要と
なる。このほかに分周器８のところにプリセツト
カウンタを使うことをやめて、こゝに種々の分周
数の複数個の固定分周器を用意し、これ等と
VCXO出力ライン６及び位相比較器入力ライン
９との接続をスイツチ又はストラツプ配線等で切
り替えることで、上記と同等の効果を得ているも
のもあるが、いずれにしても装置は煩雑であり、
小形化、低価格化が阻害される。
本発明はかかる従来のPLL―VCXOを用いた
可変テイ倍器の欠点を解決するもので、以下その
実施例のブロツク構成図である第２図によつてそ
の説明を行う。
可変テイ倍器の欠点を解決するもので、以下その
実施例のブロツク構成図である第２図によつてそ
の説明を行う。
第２図で１０は基準入力周波数の入力端子、１
２は位相比較器、１４は低域通過フイルタ、１６
はVCXO、１８は本発明のPLL―VCXO出力端
子、１９は分周器、２１はパルス化回路である。
その特徴はパルス化回路２１を新たに採用したこ
と、及び位相比較器１２をアナログ形位相比較器
としたことであつて、この構成により分周器１９
にはプリセツト可能な分周器を使う必要がなく、
固定分周器（分周数はＮで正の整数）を用意する
のみで、VCXOの発振周波数のＭ／Ｎ倍（Ｍ及び Ｎ／Ｍは正の整数）の基準入力周波数に正しく同期 するPLL―VCXO型可変テイ倍器（出力周波数
は１波のみ）が構成されている。以下にこのパル
ス化回路２１の働きを第３図を用いて説明する。
２は位相比較器、１４は低域通過フイルタ、１６
はVCXO、１８は本発明のPLL―VCXO出力端
子、１９は分周器、２１はパルス化回路である。
その特徴はパルス化回路２１を新たに採用したこ
と、及び位相比較器１２をアナログ形位相比較器
としたことであつて、この構成により分周器１９
にはプリセツト可能な分周器を使う必要がなく、
固定分周器（分周数はＮで正の整数）を用意する
のみで、VCXOの発振周波数のＭ／Ｎ倍（Ｍ及び Ｎ／Ｍは正の整数）の基準入力周波数に正しく同期 するPLL―VCXO型可変テイ倍器（出力周波数
は１波のみ）が構成されている。以下にこのパル
ス化回路２１の働きを第３図を用いて説明する。
第３図ａ，ｂは夫々第２図のパルス化回路２１
の入、出力の波形を示すものである。ａの波形即
ち第２図のライン２０の波形は分周器１９の構成
により種々のものがあるが一般にパルス幅ｔ対周
期Ｔの比はｐ／ｑ（ｐ、ｑは正の整数でｐ＜ｑ）
の矩形波であり、分周数Ｎが２、４、８、16……
等のリツプルカウンターではｐ／ｑは1/2、分周数Ｎ が10の分周器では2/10又は4/10、プリセツト可能
な一般の分周器では１／Ｎとなる。
の入、出力の波形を示すものである。ａの波形即
ち第２図のライン２０の波形は分周器１９の構成
により種々のものがあるが一般にパルス幅ｔ対周
期Ｔの比はｐ／ｑ（ｐ、ｑは正の整数でｐ＜ｑ）
の矩形波であり、分周数Ｎが２、４、８、16……
等のリツプルカウンターではｐ／ｑは1/2、分周数Ｎ が10の分周器では2/10又は4/10、プリセツト可能
な一般の分周器では１／Ｎとなる。
一方第３図ｂの波形即ち第２図のライン２２の
波形は分周器１９の出力を極めてパルス幅の短
い、少なくともパルス幅対周期の比ｔ／Ｔを１／2N 以下にした矩形波である。このようにパルス幅を
短くした矩形波は周知のように（これを展開した
とき）基本周波数1＝１／Ｔの他に1の高調波
21、31、41、51……を含んでいる。しかもこ
の多数の高調波群のうち、MAX＝１／2tで定義さ
れる「上限周波数」以下のものはすべて基本波1
のレベルの64％以上のレベルを有し、「上限周波
数」以上でレベルは急速に低下するという性質を
もつ。従つて例えば上述のパルス化回路でｔ／Ｔを １／2Nにすれば「上限周波数」はMAX＝１／２・ （2N／Ｔ）＝Ｎ・（１／Ｔ）＝N1となり、基本波のＮ
倍 の周波数に至るまで100％〜64％にレベルの揃つ
た基本波と高調波群を得るのである。
波形は分周器１９の出力を極めてパルス幅の短
い、少なくともパルス幅対周期の比ｔ／Ｔを１／2N 以下にした矩形波である。このようにパルス幅を
短くした矩形波は周知のように（これを展開した
とき）基本周波数1＝１／Ｔの他に1の高調波
21、31、41、51……を含んでいる。しかもこ
の多数の高調波群のうち、MAX＝１／2tで定義さ
れる「上限周波数」以下のものはすべて基本波1
のレベルの64％以上のレベルを有し、「上限周波
数」以上でレベルは急速に低下するという性質を
もつ。従つて例えば上述のパルス化回路でｔ／Ｔを １／2Nにすれば「上限周波数」はMAX＝１／２・ （2N／Ｔ）＝Ｎ・（１／Ｔ）＝N1となり、基本波のＮ
倍 の周波数に至るまで100％〜64％にレベルの揃つ
た基本波と高調波群を得るのである。
PLL―VCXOにパルス化回路を新たに附加す
るのは上記の効果を得る為であるが、これは又以
下に説明するようにアナログ形位相比較器を限定
して使用することも関連する。一般にPLL―
VCXOで使用される位相比較器は、トランジス
タ増幅器、電界効果トランジスタ増幅器に位相比
較すべき２信号を入力して、その２信号間の位相
比較出力を得るものや、ダブルバランスミキサー
を利用するもの等の「アナログ形位相比較器」
と、フリツプフロツク回路、ゲート回路等を利用
する「デジタル形位相比較器」に２大別され、第
１図に示した従来のPLL―VCXOではどちらの
形式の位相比較器も使用できるが、第２図に示す
本発明のPLL―VCXOでは後述の理由でデジタ
ル形では所期の動作は得られずアナログ形の使用
を要する。即ち位相比較器にデジタル形を使用す
るときは、本発明の回路方式では帰還入力信号の
パルス幅が非常に狭くなつているため、誤動作や
同期外れを起しやすく、多少パルス幅広くして安
定動作を得たとしても、帰還入力信号（矩形波）
の周期Ｔを検出するのみとなりその高調波に対し
ては何の役割りも果しえない。
るのは上記の効果を得る為であるが、これは又以
下に説明するようにアナログ形位相比較器を限定
して使用することも関連する。一般にPLL―
VCXOで使用される位相比較器は、トランジス
タ増幅器、電界効果トランジスタ増幅器に位相比
較すべき２信号を入力して、その２信号間の位相
比較出力を得るものや、ダブルバランスミキサー
を利用するもの等の「アナログ形位相比較器」
と、フリツプフロツク回路、ゲート回路等を利用
する「デジタル形位相比較器」に２大別され、第
１図に示した従来のPLL―VCXOではどちらの
形式の位相比較器も使用できるが、第２図に示す
本発明のPLL―VCXOでは後述の理由でデジタ
ル形では所期の動作は得られずアナログ形の使用
を要する。即ち位相比較器にデジタル形を使用す
るときは、本発明の回路方式では帰還入力信号の
パルス幅が非常に狭くなつているため、誤動作や
同期外れを起しやすく、多少パルス幅広くして安
定動作を得たとしても、帰還入力信号（矩形波）
の周期Ｔを検出するのみとなりその高調波に対し
ては何の役割りも果しえない。
これに対しアナログ形位相比較器を使うときは
パルス幅について下限の制限がないため、帰還入
力信号の基本波及び多数の高調波群にほぼ等しい
基準入力周波を入力することによつてその夫々に
つきほぼ均等の位相検波出力を得ることができ
る。即ちPLL―VCXOのロツクレンジが各基準
入力周波数の入力に対して（つまり各テイ倍数に
おいて）均一になるという好ましい効果をもたら
す。
パルス幅について下限の制限がないため、帰還入
力信号の基本波及び多数の高調波群にほぼ等しい
基準入力周波を入力することによつてその夫々に
つきほぼ均等の位相検波出力を得ることができ
る。即ちPLL―VCXOのロツクレンジが各基準
入力周波数の入力に対して（つまり各テイ倍数に
おいて）均一になるという好ましい効果をもたら
す。
さて本発明の他にも従来より、パルス化回路と
アナログ形位相比較器を組み合わせ、更に固定分
周器を用いたフエイズロツクループ方式の可変テ
イ倍器があり、これでも使い方によつては本発明
と同じ目的を達成することができるが、それと本
発明とは方式が異なり、従来方式では種々の欠点
がある。
アナログ形位相比較器を組み合わせ、更に固定分
周器を用いたフエイズロツクループ方式の可変テ
イ倍器があり、これでも使い方によつては本発明
と同じ目的を達成することができるが、それと本
発明とは方式が異なり、従来方式では種々の欠点
がある。
以下それについて略述すると、第４図がこの従
来のフエイズロツクループを用いた可変テイ倍器
のブロツク構成図である。５１は基準入力周波数
の入力端子、５２はパルス化回路、５３はアナロ
グ形位相比較器、５４は低域通過フイルタ、５５
はLC発振器又はマルチバイブレータを使つた電
圧制御発振器（以下ではVCOと呼ぶ）、５６はこ
の可変テイ倍器の入力端子、５９は固定分周器で
ある。さて、この回路では基準入力周波数の信号
はパルス化回路５２で均一なレベルの基本波と多
数の高調波群に変換されて、位相比較器５３に入
り、この各周波数のうちのどれかとVCO５５が
位相同期する。ところがVCOは周波数可変範囲
が10％〜500％と非常に広い為に出力周波数の範
囲の広い可変テイ倍器が得られる反面、このまゝ
ではパルス化回路５２の出力の基本波及び多数の
高調波群のうち、どの周波数と同期するか不定と
なる。つまり誤同期が生じやすい欠点を持つ。こ
の難点を避ける為、VCOの周波数可変範囲を狭
くしたり、低域通過フイルタ５５のしや断周波数
を低くしたりしてフエイズロツクループの同期範
囲を狭ばめると共に、VCOにはフエイズロツク
ループの同期用周波数可変手段以外のもう１つの
周波数可変手段（例えばLC形VCOの場合その発
振用コイルＬ又はコンデンサＣを手動で動かす
等）を附加し、同期すべき周波数へ手動操作等で
誘導したり、同期外れしないよう調整する必要が
あつた。これは第１図に示した形式のPLL―
VCXOで分周器の分周数をテイ倍数に応じて切
り換えるのと同様大変面倒なものである。一方第
４図の５５にVCXOを用いる場合は、その周波
数可変範囲が狭いので誤同期の心配はなく、又周
波数安定度が非常に良好であるので、同期外れの
心配はなくなる。しかしそのパルス化回路５２に
は通常単安定マルチバイブレーターや、ステツプ
リカバリーダイオード等を使用するのが一般であ
り、出力５８には一定幅の極めて狭いパルスを得
ているが、出力５８のパルス幅が一定で、基準入
力周波数が変化するとその出力の平均レベル値
（基本波と、その高調波群の各レベルを合計した
もの）はかなり変化することになる。こゝで同期
を容易にする目的で５３にアナログ形位相比較器
を使うときは出力５８の平均レベル値の変化に伴
ない、５３の変換利得や出力動作点が大きく変動
しロツクレンジが不安定となる結果をまねく。こ
れを避けるには基準入力周波数の入力周波数範囲
を制限する、つまりテイ倍数の範囲を制限しなく
てはならない。例えば出力５６が10MHzの時に基
準入力周波数が1MHzと2MHzというように入力周
波数で２倍程度の範囲しか許容できず、これは実
用上の価値を著るしく低下させる。これに対し本
発明のPLL―VCXO型可変テイ倍器はパルス化
回路が帰還回路の分周器とアナログ形位相比較器
の間に挿入されているのでテイ倍数に応じて基準
入力周波数が変化しても位相比較器の変換利得、
動作点の変動が少ないという長所を持つており、
広いテイ倍数の範囲で同期範囲の変化や誤同期の
心配がなく、VCXOの発振周波数については無
調整とすることも可能である。
来のフエイズロツクループを用いた可変テイ倍器
のブロツク構成図である。５１は基準入力周波数
の入力端子、５２はパルス化回路、５３はアナロ
グ形位相比較器、５４は低域通過フイルタ、５５
はLC発振器又はマルチバイブレータを使つた電
圧制御発振器（以下ではVCOと呼ぶ）、５６はこ
の可変テイ倍器の入力端子、５９は固定分周器で
ある。さて、この回路では基準入力周波数の信号
はパルス化回路５２で均一なレベルの基本波と多
数の高調波群に変換されて、位相比較器５３に入
り、この各周波数のうちのどれかとVCO５５が
位相同期する。ところがVCOは周波数可変範囲
が10％〜500％と非常に広い為に出力周波数の範
囲の広い可変テイ倍器が得られる反面、このまゝ
ではパルス化回路５２の出力の基本波及び多数の
高調波群のうち、どの周波数と同期するか不定と
なる。つまり誤同期が生じやすい欠点を持つ。こ
の難点を避ける為、VCOの周波数可変範囲を狭
くしたり、低域通過フイルタ５５のしや断周波数
を低くしたりしてフエイズロツクループの同期範
囲を狭ばめると共に、VCOにはフエイズロツク
ループの同期用周波数可変手段以外のもう１つの
周波数可変手段（例えばLC形VCOの場合その発
振用コイルＬ又はコンデンサＣを手動で動かす
等）を附加し、同期すべき周波数へ手動操作等で
誘導したり、同期外れしないよう調整する必要が
あつた。これは第１図に示した形式のPLL―
VCXOで分周器の分周数をテイ倍数に応じて切
り換えるのと同様大変面倒なものである。一方第
４図の５５にVCXOを用いる場合は、その周波
数可変範囲が狭いので誤同期の心配はなく、又周
波数安定度が非常に良好であるので、同期外れの
心配はなくなる。しかしそのパルス化回路５２に
は通常単安定マルチバイブレーターや、ステツプ
リカバリーダイオード等を使用するのが一般であ
り、出力５８には一定幅の極めて狭いパルスを得
ているが、出力５８のパルス幅が一定で、基準入
力周波数が変化するとその出力の平均レベル値
（基本波と、その高調波群の各レベルを合計した
もの）はかなり変化することになる。こゝで同期
を容易にする目的で５３にアナログ形位相比較器
を使うときは出力５８の平均レベル値の変化に伴
ない、５３の変換利得や出力動作点が大きく変動
しロツクレンジが不安定となる結果をまねく。こ
れを避けるには基準入力周波数の入力周波数範囲
を制限する、つまりテイ倍数の範囲を制限しなく
てはならない。例えば出力５６が10MHzの時に基
準入力周波数が1MHzと2MHzというように入力周
波数で２倍程度の範囲しか許容できず、これは実
用上の価値を著るしく低下させる。これに対し本
発明のPLL―VCXO型可変テイ倍器はパルス化
回路が帰還回路の分周器とアナログ形位相比較器
の間に挿入されているのでテイ倍数に応じて基準
入力周波数が変化しても位相比較器の変換利得、
動作点の変動が少ないという長所を持つており、
広いテイ倍数の範囲で同期範囲の変化や誤同期の
心配がなく、VCXOの発振周波数については無
調整とすることも可能である。
第５図は本発明の具体的な回路例を示すもので
ある。第５図に於いて３２は基準入力周波数の入
力端子、２０は位相比較器、２１は低域通過フイ
ルタ、２２はVCXO、３３はPLL―VCXOの出
力端子、２５は分周器、２９はパルス化回路であ
る。２３は10MHzの水晶振動子、２６は10進カウ
ンタであり、又３０，３４は２入力ANDゲート
回路である。VCXO２２の出力信号は10進カウ
ンタ２６で10分周され（すなわちＮ＝10）端子Ａ
の出力（ライン２７）と端子Ｄの出力（ライン２
８）はパルス化回路２９に送られ、ゲート回路３
４で周期1μsec、パルス幅0.1μsecの矩形波（即ち
パルス幅対周期の比ｔ／Ｔ＝１／10）に変換さ
れ、更にゲート回路３０で周期1μsec、パルス幅
0.05μsecの矩形波（即ちｔ／Ｔ＝１／20、即ち１／2N
） にしてライン３１へ送出される。第５図の本発明
の回路により基準入力周波数1MHz、2MHz、3M
Hz……10MHzのどの周波数に対してもPLL―
VCXO出力端子３３の送出周波数は10MHzにで
きる。しかも位相同期しており各基準入力周波数
に対するロツクレンジは均一である。即ち1MHz
の基準入力周波数に対しては10テイ倍、2MHzの
入力に対しては５テイ倍、5MHzの入力に対して
は２テイ倍という可変テイ倍数のテイ倍器として
重宝に使用できる。即ち、前記第１図の従来方式
に比べテイ倍数を可変するプリセツトカウンター
や、分周数設定用の入力端子は不要で、配線等も
省略されている。
ある。第５図に於いて３２は基準入力周波数の入
力端子、２０は位相比較器、２１は低域通過フイ
ルタ、２２はVCXO、３３はPLL―VCXOの出
力端子、２５は分周器、２９はパルス化回路であ
る。２３は10MHzの水晶振動子、２６は10進カウ
ンタであり、又３０，３４は２入力ANDゲート
回路である。VCXO２２の出力信号は10進カウ
ンタ２６で10分周され（すなわちＮ＝10）端子Ａ
の出力（ライン２７）と端子Ｄの出力（ライン２
８）はパルス化回路２９に送られ、ゲート回路３
４で周期1μsec、パルス幅0.1μsecの矩形波（即ち
パルス幅対周期の比ｔ／Ｔ＝１／10）に変換さ
れ、更にゲート回路３０で周期1μsec、パルス幅
0.05μsecの矩形波（即ちｔ／Ｔ＝１／20、即ち１／2N
） にしてライン３１へ送出される。第５図の本発明
の回路により基準入力周波数1MHz、2MHz、3M
Hz……10MHzのどの周波数に対してもPLL―
VCXO出力端子３３の送出周波数は10MHzにで
きる。しかも位相同期しており各基準入力周波数
に対するロツクレンジは均一である。即ち1MHz
の基準入力周波数に対しては10テイ倍、2MHzの
入力に対しては５テイ倍、5MHzの入力に対して
は２テイ倍という可変テイ倍数のテイ倍器として
重宝に使用できる。即ち、前記第１図の従来方式
に比べテイ倍数を可変するプリセツトカウンター
や、分周数設定用の入力端子は不要で、配線等も
省略されている。
第６図は本発明によるPLL―VCXOの他の具
体的な回路例を示すもので、第６図に於ける３５
〜４１はすべて第５図のそれぞれのブロツクに対
応する。この図で第５図と異なるのはパルス化回
路４５として微分回路を含んだワンシヨツトマル
チ回路を用いていることである。10進カウンター
４２のＤ出力（ライン４３）は、パルス化回路４
５にある微分回路に入力されこれより端子Ｄの出
力（ライン４３）の立上りのみをインバータ４４
に入力し、インバータ４４の出力から短時間幅の
矩形波（周期1μsec、パルス幅0.05μsec、即ち
ｔ／Ｔ＝１／20＝１／2N）を得ている。インバ
ータ４４の出力は更にインバータ４７で反転され
てパルス化回路出力（ライン４６）を得ている。
体的な回路例を示すもので、第６図に於ける３５
〜４１はすべて第５図のそれぞれのブロツクに対
応する。この図で第５図と異なるのはパルス化回
路４５として微分回路を含んだワンシヨツトマル
チ回路を用いていることである。10進カウンター
４２のＤ出力（ライン４３）は、パルス化回路４
５にある微分回路に入力されこれより端子Ｄの出
力（ライン４３）の立上りのみをインバータ４４
に入力し、インバータ４４の出力から短時間幅の
矩形波（周期1μsec、パルス幅0.05μsec、即ち
ｔ／Ｔ＝１／20＝１／2N）を得ている。インバ
ータ４４の出力は更にインバータ４７で反転され
てパルス化回路出力（ライン４６）を得ている。
なお以上の本発明の説明では基準入力周波数を
PLL―VCXOの出力周波数に較べて同等か又は
それ以下に取つていたが、分周器をなくして（即
ちＮ＝１）VCXOの出力を直接パルス化回路に
入れるときは、PLL―VCXOの出力周波数の整
数倍即ち１倍、２倍、３倍……の基準入力周波数
に位相同期させることが可能となる。これは例え
ば出力周波数として標準周波数群のうちの最低周
波数を使いたいときに適する。以上本発明は
PLL―VCXOを用いた可変テイ倍器（又は分周
器）に於いて、PLL―VCXOの帰還回路に、パ
ルス化回路を挿入するという簡単な回路で構成す
ることができ、その動作は安定であり、又小形
化、低価格である。この発明の実用的価値は高
い。
PLL―VCXOの出力周波数に較べて同等か又は
それ以下に取つていたが、分周器をなくして（即
ちＮ＝１）VCXOの出力を直接パルス化回路に
入れるときは、PLL―VCXOの出力周波数の整
数倍即ち１倍、２倍、３倍……の基準入力周波数
に位相同期させることが可能となる。これは例え
ば出力周波数として標準周波数群のうちの最低周
波数を使いたいときに適する。以上本発明は
PLL―VCXOを用いた可変テイ倍器（又は分周
器）に於いて、PLL―VCXOの帰還回路に、パ
ルス化回路を挿入するという簡単な回路で構成す
ることができ、その動作は安定であり、又小形
化、低価格である。この発明の実用的価値は高
い。
第１図は従来のPLL―VCXOを用いた可変テ
イ倍器の基本構成を示すブロツク図、第２図は本
発明のPLL―VCXOを用いた可変テイ倍器の基
本構成を示すブロツク図、第３図はパルス化回路
の入出力の波形を示す図、第４図は従来のパルス
化回路、アナログ位相比較器を用いた可変テイ倍
器の基本構成を示すブロツク図、第５図は本発明
のPLL―VCXOを用いた可変テイ倍器の具体的
な回路例、第６図は本発明によるPLL―VCXO
を用いた可変テイ倍器の他の具体的な回路例。 １，１０，３２，３５，５１…基準入力周波数
の入力端子、２，１２，２０，３６，５３…位相
比較器、３，１４，２１，３７，５４…低域通過
フイルター、４…プリセツト入力端子、５，１
６，２２，３８…電圧制御水晶発振器
（VCXO）、７，１８，３３，４０，５６…出力
端子、８…プリセツト可能な分周器、１９，２
５，４１，５９…固定分周器、２１，２９，４
５，５２…パルス化回路、５５…電圧制御発振器
（VCXO）、２３…水晶振動子、２６，４２…10
進カウンター、３０，３４…ANDゲート回路、
４４，４７…インバーター。
イ倍器の基本構成を示すブロツク図、第２図は本
発明のPLL―VCXOを用いた可変テイ倍器の基
本構成を示すブロツク図、第３図はパルス化回路
の入出力の波形を示す図、第４図は従来のパルス
化回路、アナログ位相比較器を用いた可変テイ倍
器の基本構成を示すブロツク図、第５図は本発明
のPLL―VCXOを用いた可変テイ倍器の具体的
な回路例、第６図は本発明によるPLL―VCXO
を用いた可変テイ倍器の他の具体的な回路例。 １，１０，３２，３５，５１…基準入力周波数
の入力端子、２，１２，２０，３６，５３…位相
比較器、３，１４，２１，３７，５４…低域通過
フイルター、４…プリセツト入力端子、５，１
６，２２，３８…電圧制御水晶発振器
（VCXO）、７，１８，３３，４０，５６…出力
端子、８…プリセツト可能な分周器、１９，２
５，４１，５９…固定分周器、２１，２９，４
５，５２…パルス化回路、５５…電圧制御発振器
（VCXO）、２３…水晶振動子、２６，４２…10
進カウンター、３０，３４…ANDゲート回路、
４４，４７…インバーター。
Claims (1)
- １ 電圧制御水晶発振器の発振周波数を外部から
入力される基準入力周波数に位相同期させる方式
のフエイズロツクループ電圧制御水晶発振器に於
いて、所望の周波数を発振する電圧制御水晶発振
器と、該電圧制御水晶発振器の出力周波数をＮ分
周（Ｎは正の整数）する分周器と、該分周器出力
を印加し、その出力としてパルス幅対周期の比が
１／2N以下の矩形波を出力するパルス化回路と、
該パルス化回路出力信号を帰還入力信号とし、こ
れと外部から入力される基準入力周波数の信号と
の間の位相差に応じた直流出力を得るアナログ形
位相比較器と、該位相比較器の出力からそれに含
まれる交流成分を除去し、直流信号のみを通過さ
せる低域通過フイルタとを具えると共に該出力を
電圧制御水晶発振器の制御電圧としたことを特徴
とするフエイズロツクループ電圧制御水晶発振器
型可変逓倍器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4873879A JPS55140332A (en) | 1979-04-19 | 1979-04-19 | Phase lock loop voltage control crystal oscillator type variable multiplier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4873879A JPS55140332A (en) | 1979-04-19 | 1979-04-19 | Phase lock loop voltage control crystal oscillator type variable multiplier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55140332A JPS55140332A (en) | 1980-11-01 |
| JPS6356725B2 true JPS6356725B2 (ja) | 1988-11-09 |
Family
ID=12811620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4873879A Granted JPS55140332A (en) | 1979-04-19 | 1979-04-19 | Phase lock loop voltage control crystal oscillator type variable multiplier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55140332A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010045726A (ja) * | 2008-08-18 | 2010-02-25 | Sharp Corp | 信号増幅装置及び信号処理方法 |
-
1979
- 1979-04-19 JP JP4873879A patent/JPS55140332A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55140332A (en) | 1980-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0644657B1 (en) | Phase-locked oscillator circuit | |
| US6914464B2 (en) | Phase locked loop circuit using fractional frequency divider | |
| US4271531A (en) | Frequency synthesizer | |
| US4459560A (en) | Plural phase locked loop frequency synthesizer | |
| US5168360A (en) | Sampling clock generating circuit for a-d conversion of a variety of video signals | |
| US4184122A (en) | Digital phase comparison apparatus | |
| EP0203756A2 (en) | Frequency synthesisers | |
| JP2877185B2 (ja) | クロック発生器 | |
| JP3506287B2 (ja) | 周波数シンセサイザ及び周波数シンセサイズ方法 | |
| JPS6059822A (ja) | 周波数変換回路 | |
| JPS58168333A (ja) | 位相同期ル−プ回路の位相比較方式 | |
| JPH06291644A (ja) | Ｐｌｌ回路 | |
| JP2002280897A (ja) | フルディジタルｐｌｌ回路 | |
| JPH0758635A (ja) | 周波数シンセサイザ | |
| JPH05199498A (ja) | クロツク発生回路 | |
| JPH0659030B2 (ja) | 周波数シンセサイザ | |
| JPS61135227A (ja) | フエイズロツクドル−プ発振器 | |
| JPS5918757Y2 (ja) | Ｐｌｌ回路使用の周波数シンセサイザ | |
| JP2600714Y2 (ja) | Ｒｆモジュレータのキャリア信号およびテスト信号発生回路 | |
| JP3400758B2 (ja) | 外部基準入力周波数自動切換回路 | |
| JP2940220B2 (ja) | Ｆｓｋ変調器 | |
| JPH10242852A (ja) | クロック生成用ｐｌｌ回路 | |
| JPH0468669A (ja) | Ｐｌｌ回路 | |
| JPH02192318A (ja) | 周波数シンセサイザ | |
| JPH08330998A (ja) | チューナ装置 |