JPS6245213A - 非同期信号の同期化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 非同期信号の同期化方式であって、非同期信号を第１の
フリップフロップ回路に受け、第１のフリップフロップ
回路の出力を第２のフリップフロップにて同期信号にす
る際に、第１のフリップフロップ回路のクロックを選択
する回路を設ける構成とし、安定なりロック信号をｉＪ
７ることを可能とする。

〔産業上の利用分野〕

本発明は非同期信号を同期化する非同期信号の同期化方
式に関するものである。

情報処理、通信等の分野で非同期信号から同門化信号を
取り出す方式が広く用いられている。その一つとして２
段のフリッププロップ回路を用いるものがある。一方、
装置の処理速度を向−ヒするために、正常な同期信号が
容易に得られる非同期信号の同期化方式が要望されてい
る。

〔従来の技術〕

従来、２段のフリップフロップ回路を用いた同期化方式
は、第２図と第３図に示す回路にて行われている。即ち
、非同期信号Ｄ１は、フリップフロップ回路１に入力さ
れ、フリップフロップ回路ｌの出力Ｄ２は、第２のフリ
ップフロップ回路２の入力となる。第２のフリップフロ
ップ回路２の出力Ｄ３が求める同期（ｉ号Ｄ３である。

第２図と第３図の異なる部分は、第１のフリフロ・２ブ
回路１を制御するクロック信号である。第２図は１、第
２のフリップフロップ回ＰΣ；２を制御するクロックＣ
Ｌ　Ｉ＜で第１のフリップフローノブ回路１が制御さ、
Ｊ＋）、、第３図は２倍のクロック２　ＣＬ　Ｋで制御
される。

第２図で示すクロックＣＬ　Ｋの場合は、第４図に示オ
タ１″ムチヤードで動作し、第３図に示すクロ／り２Ｃ
ＬＫの場合は第５図に示すタイムチャー１・で動作すこ
゛）。

即ち、クロックＣＬＫ（２ＣＬＫ）の立下がりと非同期
信号Ｄｉの立上がりとが一致するような場合に、フリッ
プフロップ回路１の出力信号Ｄ２ばしばらく、図に示す
Ａ部のように不安定状態になる。この不安定状態から安
定して論理°１゛或いは、論理“Ｏ゛となると、フリッ
プフロップ回路２は２サイクル（１，５サイクル）で同
期信号Ｄ３が得られる６若し、装置の処理速度を向」ニ
する場合にクロックを高めたり、又使用する回路素子の
ばらつきがあると、第６図に示すようになり、同期信号
Ｄ３ば１．５サイクルの時に不安定状態となる。若し、
この１．５サイクル時の信号を装置の他部で使用してい
ると障害を発生ずるので、処理速度を遅くせねばならな
い。

〔発明が解決しようとする問題点〕

従来の方式では、処理速度を向上するために、クロック
を速くし、回路素子の影ｔもあって初期の目的とする同
期信号が得られないと云うことが、生じた。

本発明はこのような点に鑑みて創作されたもので、簡易
な構成で安定な同期信号の得られる非同期信号の同期化
方式を提供することを目的としている。

（問題魚を解決するための手段） 第１のフリップフロップ回路にクロックを選択する選択
回路を付した構成とする。

〔作用〕

第２の７９７１７１３７１回路のりＵツクと２倍のクロ
ックを選択回路が選択をして、選択されたクロ、・りで
第１のフリソブフ［〕・ノブ回路を作動する。本発明で
は、クロックを速くする場合には、選択回路で２倍クリ
ックを選択するのみにて同期信ｇの制御が可能となる。

〔実施例〕

第１図は本発明の実施例のブシト、・り図であって、フ
リップフロップ回路１のクロック端子に選択回路として
動作するマルナブ１ノクス回路３を付設しである。

マルチプレクス回！？８３の入力は第２のフリブフロソ
ブ回路２のクロックＣＬＫと同じクロックＣＬＫと２倍
のＣＬにである。このマルチプレックス回路３の操作は
オペレータが例えば、スイッチ３−１を押下することに
よって、２倍のＣＬＫが第１のフリ・７ブフロソブ回路
１を制御す”Ｄ　。

従って、第６図の如＜２Ｃ１，、にで動作していると、
フリップフロップ回路１が不安定動作領域が大きく、フ
リップフロップ回路２の出力としてＤ３に不所望な出力
が生じる時には、マルチプレックス回路３をスイッチ３
−１で切り換え、ＣＬＫで動作さゼる。そうすれば、第
５図と略同様の動作となり、不安定動作域に次のクロッ
クが入らないので２、不所望な信号がＤ３に現れること
ばなくなる。しかも処理速度の変更はスィッチ１桑作の
みにて行なえる。

〔発明の効果〕

以」−述べてきたよ・うに、本発明によれば、極めて簡
易な構成で、処理速度の変更が安定度に基づいて行われ
、りＩコック変更をする上で、極めて有効である。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は従来の
ＩＣＬに時のブロック図、第３図は従来の２ＣＬＫ時の
プロ・７り図、第４図はＩ　ＣＬＫ時のタイムエ・ヤー
ド、第５図は２　ＣＬＫ時のタイムチャー１・、第６図
はクロ・７りを速くした際のタイムチャーである。 図において、１と２はフリップフロップ回路本発明のだ
櫛」つ７’［］３，７回 第　１　閏 ′Ｌ、ＬめｆｆｃＬにσ子の７”ひ、７面１）１２　図 ６１表の７ＣＬＫ呼のブ０・７７図 第　３　図 丁ＣＬＫＧ手の７仏イ”ｗ） 第　４　図 ２ＣＬ、に吟ら７仏士↑−ト １）５　　図 ７０、、．７をＬＬ＜を八に野の７１４づ−ｒ−ｆ−第
　６　図

Claims (1)

【特許請求の範囲】
1. 非同期信号を受信する第１のフリップフロップ回路（１
   ）と該第１のフリップフロップ回路（１）の出力を受信
   して同期信号を作成する第２のフリップフロップ回路（
   ２）とで構成し、前記第１のフリップフロップ回路（１
   ）にクロックを選択する選択回路（３）を備え、第２の
   フリップフロップ回路（２）のクロックと２倍のクロッ
   クを選択して第１のフリップフロップ回路（１）のクロ
   ックとすることを特徴とする非同期信号の同期化方式。