JPH02113778A - 画像嵌込み用書込みクロック発生方法と装置 - Google Patents
画像嵌込み用書込みクロック発生方法と装置Info
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- JPH02113778A JPH02113778A JP1227636A JP22763689A JPH02113778A JP H02113778 A JPH02113778 A JP H02113778A JP 1227636 A JP1227636 A JP 1227636A JP 22763689 A JP22763689 A JP 22763689A JP H02113778 A JPH02113778 A JP H02113778A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
- H04N5/45—Picture in picture, e.g. displaying simultaneously another television channel in a region of the screen
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N11/00—Colour television systems
- H04N11/04—Colour television systems using pulse code modulation
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Processing Of Color Television Signals (AREA)
- Television Signal Processing For Recording (AREA)
- Studio Circuits (AREA)
- Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
- Display Devices Of Pinball Game Machines (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Color Television Systems (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、映像信号のＰ ］ Ｐ画像画像像嵌込め技
法）用のりし１ツク発生器乙こ係り、特に例えば標準と
非標準映像信号のＰ Ｉ Ｆ画像捕捉用の擬似的にライ
ンロックされたりＩＥ】ツク発生器に関するものである
。
法）用のりし１ツク発生器乙こ係り、特に例えば標準と
非標準映像信号のＰ Ｉ Ｆ画像捕捉用の擬似的にライ
ンロックされたりＩＥ】ツク発生器に関するものである
。
（背景技術）
一″般的なＰ Ｉ Ｐ （ｐｉｃｔｕｒｅ−ｉｎ−ｐｉ
ｃｔｕｒｅ）テレビジョン画像では、送信された信号か
ら１” Ｖ画像を捕捉するため“書込め°゛クロック使
用するのが普通である。書込めり１１ンクはΔ／Ｄ変換
ザンブル速度の制御と同時にＡ／Ｄ変換された信号をメ
モリのアドレスへの書込み制御に使用される。加うるに
、書込みクロックは到来データの順次とクロミナス（ｃ
ｈｒｏｍｉｎａｎｃｅ）データの圧縮を制御する。ブタ
がひとたびメモリの所望の７トレスに記憶されると、別
のパ続出し゛″クロックテレビジョンに送られる映像デ
ータの流れのなかにＰ Ｉ ＋）データを読出ずべく使
用される。読出しクロックはメモリからのテ゛イシダル
信号の３売出しとともにＤ／Ａ変換の変換速度を制御す
る。加うるに、読出しクロックは出力データの順次と圧
縮されたクロミナンスデータの伸長を制御する。
ｃｔｕｒｅ）テレビジョン画像では、送信された信号か
ら１” Ｖ画像を捕捉するため“書込め°゛クロック使
用するのが普通である。書込めり１１ンクはΔ／Ｄ変換
ザンブル速度の制御と同時にＡ／Ｄ変換された信号をメ
モリのアドレスへの書込み制御に使用される。加うるに
、書込みクロックは到来データの順次とクロミナス（ｃ
ｈｒｏｍｉｎａｎｃｅ）データの圧縮を制御する。ブタ
がひとたびメモリの所望の７トレスに記憶されると、別
のパ続出し゛″クロックテレビジョンに送られる映像デ
ータの流れのなかにＰ Ｉ ＋）データを読出ずべく使
用される。読出しクロックはメモリからのテ゛イシダル
信号の３売出しとともにＤ／Ａ変換の変換速度を制御す
る。加うるに、読出しクロックは出力データの順次と圧
縮されたクロミナンスデータの伸長を制御する。
Ｐ Ｉ Ｆ表示用に捕捉される映像信号は典型的には表
示されるべき主映像信号とは独立であるから、Ｐ Ｉ
ｌ）書込みおよび読出しクロックは典型的に同期がとれ
°ζいろ。この２つの別のクロックは典型的にばゲー１
−された発振器、ラインロックされ位相ロックされたル
ープ（１） Ｌ Ｌ ）回路、またはハースｌ−１：Ｔ
７りされたＰｌ、１１回路の使用を介して発生される
。どのよ・）に発生されるかにか−わらず、この２゛つ
の別のクロックは種々の欠点がある。ゲトされた発振器
クロックはしばしば周波数が不安定でその結果そのＰＩ
Ｆ制御集積回路は各水平う・インの間の部分でクロック
がオフされて動作するよう設計されねばならない。 ・
方ラインロックされたＰ １．、 Ｉ、クロックは安定
ではあるが、実施に経費がか＼り周波数ジッタを受ける
。バーストロックされたＰ Ｌ Ｌクロックはまた実施
に経費がか−りＶ ＣＲにより発生されるような非標準
信号の場合うまく動作しない。
示されるべき主映像信号とは独立であるから、Ｐ Ｉ
ｌ）書込みおよび読出しクロックは典型的に同期がとれ
°ζいろ。この２つの別のクロックは典型的にばゲー１
−された発振器、ラインロックされ位相ロックされたル
ープ（１） Ｌ Ｌ ）回路、またはハースｌ−１：Ｔ
７りされたＰｌ、１１回路の使用を介して発生される
。どのよ・）に発生されるかにか−わらず、この２゛つ
の別のクロックは種々の欠点がある。ゲトされた発振器
クロックはしばしば周波数が不安定でその結果そのＰＩ
Ｆ制御集積回路は各水平う・インの間の部分でクロック
がオフされて動作するよう設計されねばならない。 ・
方ラインロックされたＰ １．、 Ｉ、クロックは安定
ではあるが、実施に経費がか＼り周波数ジッタを受ける
。バーストロックされたＰ Ｌ Ｌクロックはまた実施
に経費がか−りＶ ＣＲにより発生されるような非標準
信号の場合うまく動作しない。
以下の開示はＰＩＦ回路用書込めクロックに関するもの
であるが、予め定められた周波数を有し特定のリセット
信号にロックされたりｌコック信号発生用の他の適用も
容易に思い一つくものであり除外されるべきではない。
であるが、予め定められた周波数を有し特定のリセット
信号にロックされたりｌコック信号発生用の他の適用も
容易に思い一つくものであり除外されるべきではない。
ＰＩＦ適用の前述の種々のクロックの欠点に照らして前
述の書込めクロックに置換ねる安定な、経費のか＼らな
い回路を設けるようにするのが有利である。それ故に本
発明の第１の目的は、Ｉ−） ＩＰ書込のクロックとし
て動作する到来ＰＩＦ映像信号に同期した有利なクロッ
クを使用する安定な、経費のかからない擬似的にライン
ロックされた回路を提供せんとするものである。
述の書込めクロックに置換ねる安定な、経費のか＼らな
い回路を設けるようにするのが有利である。それ故に本
発明の第１の目的は、Ｉ−） ＩＰ書込のクロックとし
て動作する到来ＰＩＦ映像信号に同期した有利なクロッ
クを使用する安定な、経費のかからない擬似的にライン
ロックされた回路を提供せんとするものである。
本発明の目的によれば、目に見える違和感を導入しない
簡単なＰＩＦ書込めクロックは、到来ＰＩＦ映像情報の
少なくとも６倍の速度である到来ＰＩＦ映像情報に同期
したクロック入力を受信し、かつ、少なくとも６で分割
する分割手段を具えζいる。その分割手段は到来ｉ）
Ｉ Ｐ映像情報の水平同期信号に連結したザイクルリセ
ントを含み、かくてそのクロック信号出力は到来ＰＤＰ
映像情報の速度と等しくさらにその水平同期信号に擬似
的にラインロックされている。用意された擬似的にう・
インＩコックされたＰＩＰ書込みクロックにより、デー
タは水平開ａ信号とｌＪ同期のとれでない１す・イクル
の１／６かそれ以下で書込まれ、さらにＰＩＦ画像は小
さい（典型的にはもとのスクリーンの大きさの１７９）
から、目につく違和感はほとんどＰＩＰ画像に導入され
ない。
簡単なＰＩＦ書込めクロックは、到来ＰＩＦ映像情報の
少なくとも６倍の速度である到来ＰＩＦ映像情報に同期
したクロック入力を受信し、かつ、少なくとも６で分割
する分割手段を具えζいる。その分割手段は到来ｉ）
Ｉ Ｐ映像情報の水平同期信号に連結したザイクルリセ
ントを含み、かくてそのクロック信号出力は到来ＰＤＰ
映像情報の速度と等しくさらにその水平同期信号に擬似
的にラインロックされている。用意された擬似的にう・
インＩコックされたＰＩＰ書込みクロックにより、デー
タは水平開ａ信号とｌＪ同期のとれでない１す・イクル
の１／６かそれ以下で書込まれ、さらにＰＩＦ画像は小
さい（典型的にはもとのスクリーンの大きさの１７９）
から、目につく違和感はほとんどＰＩＰ画像に導入され
ない。
さらに本発明の実施例によれば、水平同期リーディング
エツジパルス発生器が、水平同期信号を取りこみさらに
分割手段用水平リセットとして信顛性高く使用される安
定なリーディングエツジパルスを提供するために用意さ
れる。勿論、その場合水平同期信号のトレーリングエツ
ジは安定で、水平同期信号はリセノｊ・として直接使用
されてもよい。
エツジパルス発生器が、水平同期信号を取りこみさらに
分割手段用水平リセットとして信顛性高く使用される安
定なリーディングエツジパルスを提供するために用意さ
れる。勿論、その場合水平同期信号のトレーリングエツ
ジは安定で、水平同期信号はリセノｊ・として直接使用
されてもよい。
（発明の開示）
本明細書記載の第１の発明は、予め選択された水平同期
信号に同期し、映像情報転送りロンク用の予め定められ
た出力クロック周波数を有する出力クロック信号発生装
置において、当該装置が前記予め選択された水平同期信
号に同期し、前記予め定められた出力クロック周波数の
少なくともｎ倍のクロック入力信号周波数を有する、ご
＼でｎはｌより太きい、クロンク入力信υ−を発生ずる
手段と、 前記予め定められた出力クロック周波数を有する分割出
力信号を供給すべく口で前記クロック入力信号を分割し
、前記予め選択された水平同期信号の各々に応してリセ
ットされるよう前記予め選択された水平同期信号を受信
すべく連結され、これによって前記分割出力信号が前記
出力クロック信号を構成する分割手段と、 を具えたことを特徴とする画像嵌込み用書込めクロック
発生装置を提供する。
信号に同期し、映像情報転送りロンク用の予め定められ
た出力クロック周波数を有する出力クロック信号発生装
置において、当該装置が前記予め選択された水平同期信
号に同期し、前記予め定められた出力クロック周波数の
少なくともｎ倍のクロック入力信号周波数を有する、ご
＼でｎはｌより太きい、クロンク入力信υ−を発生ずる
手段と、 前記予め定められた出力クロック周波数を有する分割出
力信号を供給すべく口で前記クロック入力信号を分割し
、前記予め選択された水平同期信号の各々に応してリセ
ットされるよう前記予め選択された水平同期信号を受信
すべく連結され、これによって前記分割出力信号が前記
出力クロック信号を構成する分割手段と、 を具えたことを特徴とする画像嵌込み用書込めクロック
発生装置を提供する。
また、本明細書記載の第２の発明は、予め選択された水
平同期信号に同期し、映像情報転送クロック用の予め定
められた出力クロック周波数を有する出力クロック信号
発生方法において、当該方法が 前記予め選択された水平同期信号に同期し、前記予め定
められた出力クロック周波数の少なくともｎ倍のクロッ
ク入力信号周波数を有する、ご＼でｎは１より大きい、
クロック入力信号を発生するステップと、 前記予め定められた出力クロック周波数を有する分割出
力信号を供給ずべくｎで前記クロ・ツク入力信号を分割
するステップと、 それによって前記分割出力信号が前記出力クロック信号
を構成する、前記予め選択された水平同期信号の各々に
応じて前記分割するステップを再スタートさせるステッ
プと、 を具えたことを特徴とする画像嵌込み用書込みクロック
発生方法を提供する。
平同期信号に同期し、映像情報転送クロック用の予め定
められた出力クロック周波数を有する出力クロック信号
発生方法において、当該方法が 前記予め選択された水平同期信号に同期し、前記予め定
められた出力クロック周波数の少なくともｎ倍のクロッ
ク入力信号周波数を有する、ご＼でｎは１より大きい、
クロック入力信号を発生するステップと、 前記予め定められた出力クロック周波数を有する分割出
力信号を供給ずべくｎで前記クロ・ツク入力信号を分割
するステップと、 それによって前記分割出力信号が前記出力クロック信号
を構成する、前記予め選択された水平同期信号の各々に
応じて前記分割するステップを再スタートさせるステッ
プと、 を具えたことを特徴とする画像嵌込み用書込みクロック
発生方法を提供する。
（実施例）
本発明の付加的目的、特徴および利点は以下添付図面を
参照した詳細な説明で当業者に明確に理解されるだろう
。
参照した詳細な説明で当業者に明確に理解されるだろう
。
第１図を参照するに、本発明の書込みクロック１０のブ
ロック線図がメモリに記憶するためＩ） Ｉ Ｐルミナ
ンス（ｌｕｍｉｎａｎｃｅ）データのＡ／Ｄ変換器とと
もに示されている。書込みクロック回路１０への入力は
所望の書込ろクロックの速ざの少なくとも６倍（６町）
の速いクロック１５と、水平同期信号１８とを含んでい
る。速いクロックＩ５と水平同期信号の両者は水平リセ
ットパルス（Ｈｒ、、、、、）を発生ずる水平同期リー
ディングエツジパルス発生器２０に供給される。先住器
２０の出力パルスと速いクロックは両者とも速いクロッ
ク速度を少なくとも６で割る分割手段３０に入力され、
所望速度に、の擬イ９的にラインロックされたクロック
を提供する。書込みクロックは、到来ＰＩＰデータ３４
に正確に同期がとれない間は、水平同期信号それ故到来
データに擬似的にラインロックされる。かくて標準の低
域通過フィルタ３６によりフィルタされる到来データ３
４は、変換サンプル速度が所望速度禅、の発化クロック
で制御されるＡ／Ｄ変換器３８に供給される。変換され
たデータは次に主映像データの流れに読出されるよ−Ｃ
それが記憶されるＲＡＭ （図示されず）のようなメモ
リー・Ｎヒツトハス４２で送られる。
ロック線図がメモリに記憶するためＩ） Ｉ Ｐルミナ
ンス（ｌｕｍｉｎａｎｃｅ）データのＡ／Ｄ変換器とと
もに示されている。書込みクロック回路１０への入力は
所望の書込ろクロックの速ざの少なくとも６倍（６町）
の速いクロック１５と、水平同期信号１８とを含んでい
る。速いクロックＩ５と水平同期信号の両者は水平リセ
ットパルス（Ｈｒ、、、、、）を発生ずる水平同期リー
ディングエツジパルス発生器２０に供給される。先住器
２０の出力パルスと速いクロックは両者とも速いクロッ
ク速度を少なくとも６で割る分割手段３０に入力され、
所望速度に、の擬イ９的にラインロックされたクロック
を提供する。書込みクロックは、到来ＰＩＰデータ３４
に正確に同期がとれない間は、水平同期信号それ故到来
データに擬似的にラインロックされる。かくて標準の低
域通過フィルタ３６によりフィルタされる到来データ３
４は、変換サンプル速度が所望速度禅、の発化クロック
で制御されるＡ／Ｄ変換器３８に供給される。変換され
たデータは次に主映像データの流れに読出されるよ−Ｃ
それが記憶されるＲＡＭ （図示されず）のようなメモ
リー・Ｎヒツトハス４２で送られる。
第１図がＰＩＦルミナンス信号処理を表示するものとす
れば、クロミナンス信号処理も同一の方法で達成される
ものと認識されるべきである。さらに、所望クロック信
号卜の６倍の速いクロック］５が６で分割される分割器
３０とともに示されるものとすれば、分割手段による分
割は速いクロック速度に対応して定められるもの、すな
わち、もし速いクロックが所望のクロック速度より１０
倍速い時は、分割器は１０で分割されるよう配備される
。
れば、クロミナンス信号処理も同一の方法で達成される
ものと認識されるべきである。さらに、所望クロック信
号卜の６倍の速いクロック］５が６で分割される分割器
３０とともに示されるものとすれば、分割手段による分
割は速いクロック速度に対応して定められるもの、すな
わち、もし速いクロックが所望のクロック速度より１０
倍速い時は、分割器は１０で分割されるよう配備される
。
事実、速いクロックは速度Ｊ（にあると考えられてよく
、こ＼でｎは好適には６より大きいか等しい。分割手段
は次にｎだけ分割されるよう対応して配備される。また
、第１図に示されるように、水平同期リーディングエツ
ジ（ｌｅａｄｉｎｇ ｅｄｇｅ）パルス発生器２Ｇが好
適に用意され、水平同期信号Ｉ８のトレーリングエツジ
（ｔｒａｉｌｉｎｇ ｅｄｇｅ）が十分安定していれば
、発生器２０はなくてもよく信号１８は分割手段への入
力として直接使用されてもよい。
、こ＼でｎは好適には６より大きいか等しい。分割手段
は次にｎだけ分割されるよう対応して配備される。また
、第１図に示されるように、水平同期リーディングエツ
ジ（ｌｅａｄｉｎｇ ｅｄｇｅ）パルス発生器２Ｇが好
適に用意され、水平同期信号Ｉ８のトレーリングエツジ
（ｔｒａｉｌｉｎｇ ｅｄｇｅ）が十分安定していれば
、発生器２０はなくてもよく信号１８は分割手段への入
力として直接使用されてもよい。
分割手段３０とリーディングエツジパルス発生器２０の
詳細は第２図に示されている。パルス発生器２０は好適
には２つのＤＱフリップフロップ５２と５４、およびＮ
ＡＩＪＤゲート５６を具えている。速いクロック信号は
両ＤＱフリップフロップへのクロック信号入力として使
用され、この場合フリップフロップ５２のＤ入力はそれ
への入力として水平同期を有し、フリップフロップ５２
のζ出力はフリップフロシブ５４のＤ入力に接続される
。ＮＡＮＤゲート５６への入力はフリップフロシブ５２
のζ出力とフリップフロップ５４のζ出力である。この
ように用意された配置では、フリップフロシブ５２のＤ
入力で存在する信号は速いクロックのリーディングエツ
ジでそのζ出力へゲートされる。かくて、Ｈｓｙｎゎ信
号Ｉ８が零だと、速いクロック１５のリーディングエツ
ジでは、フリップフロシブ５２のζ出力へ零が転送され
る。
詳細は第２図に示されている。パルス発生器２０は好適
には２つのＤＱフリップフロップ５２と５４、およびＮ
ＡＩＪＤゲート５６を具えている。速いクロック信号は
両ＤＱフリップフロップへのクロック信号入力として使
用され、この場合フリップフロップ５２のＤ入力はそれ
への入力として水平同期を有し、フリップフロップ５２
のζ出力はフリップフロシブ５４のＤ入力に接続される
。ＮＡＮＤゲート５６への入力はフリップフロシブ５２
のζ出力とフリップフロップ５４のζ出力である。この
ように用意された配置では、フリップフロシブ５２のＤ
入力で存在する信号は速いクロックのリーディングエツ
ジでそのζ出力へゲートされる。かくて、Ｈｓｙｎゎ信
号Ｉ８が零だと、速いクロック１５のリーディングエツ
ジでは、フリップフロシブ５２のζ出力へ零が転送され
る。
フリップフロシブ５２のζ出力が零だとフリンブフＩコ
ツプ５４のζ出力にばクロック１５の第２のリーディン
グエツジ後１が現われる。ＮＡｌＩＤゲート５６へ入力
される信号が零と１の場合には、ＮＡＮＤゲート５６は
分割器３０のフリップフロップをリセントしない１の値
を出力する。
ツプ５４のζ出力にばクロック１５の第２のリーディン
グエツジ後１が現われる。ＮＡｌＩＤゲート５６へ入力
される信号が零と１の場合には、ＮＡＮＤゲート５６は
分割器３０のフリップフロップをリセントしない１の値
を出力する。
水平同期信号１８が高くなると、フリップフロシブ５２
はそのζ出力に速いクロックのリーディングエツジで１
を出力する。しかしながらフリップフロシブ５４は速い
クロックの１サイクル（ｃｙｃｌｅ）中スクティツク＜
５ｔａｔｉｃ＞のま〜である。かくて、信号１８が高く
なった後速いクロック１５の第１のサイクルでは、ＮＡ
ＮＤゲートは２つの高い入力を受信し分割手段３０へ零
を出力する。この零は分割手段のリセｙ）（Ｒ３′ｒ）
として作用する。速いクロック１５の次の正のエツジで
は、フリップフロップ５４はζ出力に零を発生ずべく状
態が変化し、その結果ＮＡＮＤケート５６は再びｌの値
を出力するようになる。それ故、水平リセ・ント信号（
Ｒ３Ｔ）は速いクロック１５の１ザイクル続き、その時
のみ水平同期信号１８が零から１へ移行するのが認めら
れる。
はそのζ出力に速いクロックのリーディングエツジで１
を出力する。しかしながらフリップフロシブ５４は速い
クロックの１サイクル（ｃｙｃｌｅ）中スクティツク＜
５ｔａｔｉｃ＞のま〜である。かくて、信号１８が高く
なった後速いクロック１５の第１のサイクルでは、ＮＡ
ＮＤゲートは２つの高い入力を受信し分割手段３０へ零
を出力する。この零は分割手段のリセｙ）（Ｒ３′ｒ）
として作用する。速いクロック１５の次の正のエツジで
は、フリップフロップ５４はζ出力に零を発生ずべく状
態が変化し、その結果ＮＡＮＤケート５６は再びｌの値
を出力するようになる。それ故、水平リセ・ント信号（
Ｒ３Ｔ）は速いクロック１５の１ザイクル続き、その時
のみ水平同期信号１８が零から１へ移行するのが認めら
れる。
これらの移行については第４図を参照されたい。
分割器３０に話を進めると、分割器の機能は速いクロッ
ク信号１５を取込みそれを所望の量だけ分割し、所望の
書込めクロック信号Ｗｃを発生させる。
ク信号１５を取込みそれを所望の量だけ分割し、所望の
書込めクロック信号Ｗｃを発生させる。
好適な実施例では、６分割器３０による分割は２つのＪ
Ｋフリップフロップ６２と６４、およびＤＱフリップフ
ロップ６Ｇを利用する。分割器３０の各フリップフロッ
プは１１ Ａ Ｎ ＤゲーＩ・５６の出力に連結したり
七ットボート（ｒｅｓｅｔ ｐｏｒｔ）を有する。Ｊ
Ｋフリップフロップロ２と６４はアース （ｇｒｏｕｎ
ｄ）すなわち零値と結ぶＸ入力、および速いクロック１
５に連結したクロック入力を有する。フリップフロップ
６２のζ出力はフリップフロップ６４のＪ入力とＤＱフ
リップフロップ６６のクロック入力に連結される。フリ
ップフロップ６４のζ出力はフリップフロップロ２のＪ
入力に連結される。フリップフロップ６６のζ出力はそ
れ自身のＤ入力に連結され、一方フリップフロップ６６
のζ出力は所望の−、倍信号ある。
Ｋフリップフロップ６２と６４、およびＤＱフリップフ
ロップ６Ｇを利用する。分割器３０の各フリップフロッ
プは１１ Ａ Ｎ ＤゲーＩ・５６の出力に連結したり
七ットボート（ｒｅｓｅｔ ｐｏｒｔ）を有する。Ｊ
Ｋフリップフロップロ２と６４はアース （ｇｒｏｕｎ
ｄ）すなわち零値と結ぶＸ入力、および速いクロック１
５に連結したクロック入力を有する。フリップフロップ
６２のζ出力はフリップフロップ６４のＪ入力とＤＱフ
リップフロップ６６のクロック入力に連結される。フリ
ップフロップ６４のζ出力はフリップフロップロ２のＪ
入力に連結される。フリップフロップ６６のζ出力はそ
れ自身のＤ入力に連結され、一方フリップフロップ６６
のζ出力は所望の−、倍信号ある。
動作に際し、第３図の論理チャー１−に示されるごとく
、フリップフ【コンブ６２．６４および６６がりセフ ン１ （Ｒ）されると、フリップフロップロ２のζ出力
は零に、フリソブフ［１ノブ６４のζ出力は１に、フリ
ップフロップロ６のζ出力（りｌ、］ンツク、 ） は
零に、そし２で、フリップフロップロ６のζ出力ば１乙
こなる。次の速いクロックパルス（Ｃ１）では（リセ７
＋−が高くなる時ζこｉＪ）、 （フリップフロップ
６４のζ出力からの）ソリツブフロップ６２への、１入
力での１の稙番」、フリップフロップロ４へのＪ入力を
１の値にするべくフリップフロップロ２のζ出力を切換
える（ｔｏｇｉＨＩｅ）。この時フリップフロップ６４
のζ出力は変化しない。しかしながら、フリップフ１１
ノブ６２のζ出力でのライジング（ｒｉｓｉｎｇ）パル
スの故に、ＤＱフリップフロップ６６は切換えられ、こ
の場合１０入力での１の値はζ出力へ転送され、ζ出力
とＤ入力は零となる。それ故、第４図に示されるごとく
、リセット後の第１の速いクロックパルス（ＣＩ）では
分割器３０の出力は高くなる（すなわち値１となる）。
、フリップフ【コンブ６２．６４および６６がりセフ ン１ （Ｒ）されると、フリップフロップロ２のζ出力
は零に、フリソブフ［１ノブ６４のζ出力は１に、フリ
ップフロップロ６のζ出力（りｌ、］ンツク、 ） は
零に、そし２で、フリップフロップロ６のζ出力ば１乙
こなる。次の速いクロックパルス（Ｃ１）では（リセ７
＋−が高くなる時ζこｉＪ）、 （フリップフロップ
６４のζ出力からの）ソリツブフロップ６２への、１入
力での１の稙番」、フリップフロップロ４へのＪ入力を
１の値にするべくフリップフロップロ２のζ出力を切換
える（ｔｏｇｉＨＩｅ）。この時フリップフロップ６４
のζ出力は変化しない。しかしながら、フリップフ１１
ノブ６２のζ出力でのライジング（ｒｉｓｉｎｇ）パル
スの故に、ＤＱフリップフロップ６６は切換えられ、こ
の場合１０入力での１の値はζ出力へ転送され、ζ出力
とＤ入力は零となる。それ故、第４図に示されるごとく
、リセット後の第１の速いクロックパルス（ＣＩ）では
分割器３０の出力は高くなる（すなわち値１となる）。
次の速いクロックパルス（Ｃ２）では、フリップフロッ
プ６２と６４はそれらＪ入力が高いから状態が切換わる
。それ故フリップフＩコンブ６２のζ出力とフリンブフ
し１ノブ６４△・の、１入力は低くなり、−・カフリッ
プフロップロ４のζ出力とフリップフロップロ２への、
Ｊ入力は低いままである。パルスＣ２の間、フリップフ
ロップ６２のζ出力からライジングエツジパルスが受信
されないからフリップフロップ６には不動である。
プ６２と６４はそれらＪ入力が高いから状態が切換わる
。それ故フリップフＩコンブ６２のζ出力とフリンブフ
し１ノブ６４△・の、１入力は低くなり、−・カフリッ
プフロップロ４のζ出力とフリップフロップロ２への、
Ｊ入力は低いままである。パルスＣ２の間、フリップフ
ロップ６２のζ出力からライジングエツジパルスが受信
されないからフリップフロップ６には不動である。
サイクルＣ３ては、そのＪ入力がサイクルＣ２で低かっ
たからソリツブフロップ６２のζ出力は低いま＼である
。フリップフロップ６４が低いＪ入力を有し商いζ出力
を有するので、フリップフロップロ４のζ出力は低くお
さえられ、その結果フリップフロップ６４のζ出力とフ
リンブフｌ−１ノブ６２への、１入力は高くなる。また
ＤＱフリップフロップロ６へのクロック入力ではライジ
ングエツジが表われないから、Ｄ Ｑフリノブフに１ノ
フ゛はスタテイ・ツクのまりである。
たからソリツブフロップ６２のζ出力は低いま＼である
。フリップフロップ６４が低いＪ入力を有し商いζ出力
を有するので、フリップフロップロ４のζ出力は低くお
さえられ、その結果フリップフロップ６４のζ出力とフ
リンブフｌ−１ノブ６２への、１入力は高くなる。また
ＤＱフリップフロップロ６へのクロック入力ではライジ
ングエツジが表われないから、Ｄ Ｑフリノブフに１ノ
フ゛はスタテイ・ツクのまりである。
サイクルＣ４では、フリップフロップ６２への、Ｊ入力
での高い値はフリップフロップ６２のζ出力を切換え、
フリップフロップ６４への、１入力を論理１（高い）へ
移行させる。フリップフロップロ４の出力は同し状態の
ま！である。しかしながら、フリップフロップ６２のζ
出力でのライシングイ直のために、フリップフロップロ
６は切換えられ、この際り入力の零の値はζ出力へ転送
され、ＤとＱ値は１に移行する。それ故サイクルＣ４で
は、３つの速いクロノクサイクル後、分割器３０の出力
は低くなる。
での高い値はフリップフロップ６２のζ出力を切換え、
フリップフロップ６４への、１入力を論理１（高い）へ
移行させる。フリップフロップロ４の出力は同し状態の
ま！である。しかしながら、フリップフロップ６２のζ
出力でのライシングイ直のために、フリップフロップロ
６は切換えられ、この際り入力の零の値はζ出力へ転送
され、ＤとＱ値は１に移行する。それ故サイクルＣ４で
は、３つの速いクロノクサイクル後、分割器３０の出力
は低くなる。
３つの速いクロックサイクルにわたり続くこの出力パル
スは第４図に示されている。
スは第４図に示されている。
当業者らには（第１３図に示されるごとく）用意された
回路がソリツブフロップ６６のζ出力をして３つの速い
クロックサイクル間に低い出力を供給し続けさ−Ｕるこ
とがわかるだろう。次に速いクロックＣ７で、その出力
は３つのクロックサイクル間再び１の値に変わる。かく
て、分割器３０の出力は〔ｊつの速いクロックサイクル
の長さに等しいサイクルを有する書込みクロックとなり
、この場合３つの速いクロックサイクルの間高い値で３
つの速いり１．１ツクサイクルの間低い値である。ごの
結果はまた第・１図にグラフ状乙こ示されている。水平
同期信号がリセント信号を１つの速いクロックサイクル
内で切換えるから、この用意された書込めクロックはま
た水平同期信号入力１８に擬似的にロックされる。順次
に、リセント信号が発生した書込み信号をしてそのサイ
クルをスタートさせる。事実、水平同期信号が高くなっ
た後、発生した書込みクロックが２つの速いクロック全
サイクル間低くなるから（水平同期信号に続く第１の速
いクロックのリーディングエツジでスターＩ・する）、
発生したクロックは到来データに対し最大（１，／６）
Ｗゎ平均（１／＋２）Ｗ、位相がずれることがわかる。
回路がソリツブフロップ６６のζ出力をして３つの速い
クロックサイクル間に低い出力を供給し続けさ−Ｕるこ
とがわかるだろう。次に速いクロックＣ７で、その出力
は３つのクロックサイクル間再び１の値に変わる。かく
て、分割器３０の出力は〔ｊつの速いクロックサイクル
の長さに等しいサイクルを有する書込みクロックとなり
、この場合３つの速いクロックサイクルの間高い値で３
つの速いり１．１ツクサイクルの間低い値である。ごの
結果はまた第・１図にグラフ状乙こ示されている。水平
同期信号がリセント信号を１つの速いクロックサイクル
内で切換えるから、この用意された書込めクロックはま
た水平同期信号入力１８に擬似的にロックされる。順次
に、リセント信号が発生した書込み信号をしてそのサイ
クルをスタートさせる。事実、水平同期信号が高くなっ
た後、発生した書込みクロックが２つの速いクロック全
サイクル間低くなるから（水平同期信号に続く第１の速
いクロックのリーディングエツジでスターＩ・する）、
発生したクロックは到来データに対し最大（１，／６）
Ｗゎ平均（１／＋２）Ｗ、位相がずれることがわかる。
か−る位相差は標準のＰ Ｉ Ｆ表示、ずなわらＰ Ｉ
Ｐが標準テレビジョン信号用スクリーンの大きさの１
７９の場合にはほとんど目につく違和感を導入しない。
Ｐが標準テレビジョン信号用スクリーンの大きさの１
７９の場合にはほとんど目につく違和感を導入しない。
第４図に示されているごとく、２魁の書込めにお番ノる
他のクロック番４必要ならば発生されてもよい。２す、
クロックはフリップフロップ６２のζ出力から取られて
もよいし特にカラー１） Ｉ Ｐ適用の場合に有用であ
り、この場合それは（Ｒ−Ｙ）（Ｙ） （Ｂ Ｙ）
−（Ｙ）または（Ｂ−Ｙ）（Ｙ） −（＋？−’１’）
−（”Ｙｉ順次についてＮ、の速さてルミナンスをサン
プルするタイミングを提イ共する。
他のクロック番４必要ならば発生されてもよい。２す、
クロックはフリップフロップ６２のζ出力から取られて
もよいし特にカラー１） Ｉ Ｐ適用の場合に有用であ
り、この場合それは（Ｒ−Ｙ）（Ｙ） （Ｂ Ｙ）
−（Ｙ）または（Ｂ−Ｙ）（Ｙ） −（＋？−’１’）
−（”Ｙｉ順次についてＮ、の速さてルミナンスをサン
プルするタイミングを提イ共する。
Ｐ Ｉ ＋”適用に関する擬似的にラインロックされた
書込めりしｊツクについてこ＼に説明し示してきた。ま
た本発明に関する特定の実施例について述べてきたが、
本発明はこれに限定されるものではなく本発明の要旨内
にて種々の変更や変形が可能である。かくて、こ（に所
望の書込みりＬ」ツク速度の６（ｊ″Ｓのクロック入力
と（ｉで分割する手段につい°で説明してきたが、結果
のＰ Ｉ Ｐ表示に目に・つく違和感がほとんど導入さ
れない限り、他のクロック入力速度と対応する分割手段
が利用され得ることが当業者に明らかであろう。クロッ
ク入力速度が６倍には−等しいがより大きい場合には発
生される所望の書込みクロックの速度は標準のスクリー
ンの１７９のＰＩＦ表示においては違和感かは＼排除さ
せることがわかってきたし、所望の書込みり１１ンク速
度の６倍から４倍の間の速いクロックから、さらには４
４？ｉよりも低い速いクロックの時さえ、その速いクロ
ックから発生ずる擬似的にライン毎にロックされた書込
みクロックでも許容されるＰＩＦ表示が可能である。事
実過度の実験とか新らしい発明なしには力弓る決定を当
業者といえどもなすことはできないであろう。さらに、
ＰＩＦ表示での目につく違和感は解像度の場合と同じ＜
ＰＩＦ表示の大きさになＱこか依存することがわかるだ
ろう。すべて他の事柄が同じであれば、スクリーン上で
のＰＩＦ表示が大きいほど、目に見える違和感となる。
書込めりしｊツクについてこ＼に説明し示してきた。ま
た本発明に関する特定の実施例について述べてきたが、
本発明はこれに限定されるものではなく本発明の要旨内
にて種々の変更や変形が可能である。かくて、こ（に所
望の書込みりＬ」ツク速度の６（ｊ″Ｓのクロック入力
と（ｉで分割する手段につい°で説明してきたが、結果
のＰ Ｉ Ｐ表示に目に・つく違和感がほとんど導入さ
れない限り、他のクロック入力速度と対応する分割手段
が利用され得ることが当業者に明らかであろう。クロッ
ク入力速度が６倍には−等しいがより大きい場合には発
生される所望の書込みクロックの速度は標準のスクリー
ンの１７９のＰＩＦ表示においては違和感かは＼排除さ
せることがわかってきたし、所望の書込みり１１ンク速
度の６倍から４倍の間の速いクロックから、さらには４
４？ｉよりも低い速いクロックの時さえ、その速いクロ
ックから発生ずる擬似的にライン毎にロックされた書込
みクロックでも許容されるＰＩＦ表示が可能である。事
実過度の実験とか新らしい発明なしには力弓る決定を当
業者といえどもなすことはできないであろう。さらに、
ＰＩＦ表示での目につく違和感は解像度の場合と同じ＜
ＰＩＦ表示の大きさになＱこか依存することがわかるだ
ろう。すべて他の事柄が同じであれば、スクリーン上で
のＰＩＦ表示が大きいほど、目に見える違和感となる。
それ故、所望の書込みクロック速度まで分割され得る速
いクロックの選択に際しては、速いクロックと同様Ｐ
Ｉ Ｆ表示の大きさとか解像度が目につ（違和感にすべ
て影響するかもしれない。しかしながら、また、発生さ
セ″たＰＩＰ表示から目につ（違和感をはｙ排除するよ
うに速いクロック速度を他の環境に対し仕立てることは
、こ！に開示した事実から当業者が思いつくことばでき
る。
いクロックの選択に際しては、速いクロックと同様Ｐ
Ｉ Ｆ表示の大きさとか解像度が目につ（違和感にすべ
て影響するかもしれない。しかしながら、また、発生さ
セ″たＰＩＰ表示から目につ（違和感をはｙ排除するよ
うに速いクロック速度を他の環境に対し仕立てることは
、こ！に開示した事実から当業者が思いつくことばでき
る。
分割手段については特定の回路が開示されてきたが、同
しＬｌ的の他の回路もまた当業者のよく思いつく範囲で
あろう。同様に、当業者はエツジ（正または負の）パル
ス発生器を創作する異なった手段を提供することも可能
で、こ＼に説明してきたリーディングパルス発生器は分
割手段のためのりセントパルスを創作するに利用される
多くの回路のうちの１つにすぎない。さらに、発生され
た書込みクロックは多くの目的のなにか、それは到来Ｐ
ＩＰデータの＾／Ｄ変換サンプル速度の制御とかクロミ
ナンスデータのデータ圧縮の制御とかを含むがそれらに
限定されない目的に利用されるのを考慮すべきである。
しＬｌ的の他の回路もまた当業者のよく思いつく範囲で
あろう。同様に、当業者はエツジ（正または負の）パル
ス発生器を創作する異なった手段を提供することも可能
で、こ＼に説明してきたリーディングパルス発生器は分
割手段のためのりセントパルスを創作するに利用される
多くの回路のうちの１つにすぎない。さらに、発生され
た書込みクロックは多くの目的のなにか、それは到来Ｐ
ＩＰデータの＾／Ｄ変換サンプル速度の制御とかクロミ
ナンスデータのデータ圧縮の制御とかを含むがそれらに
限定されない目的に利用されるのを考慮すべきである。
事実、発生された書込みクロックはクロミナンスとルミ
ナンス情報のすくなくとも１つに、特定の情況で要求さ
れる時、多くのツメ−マットのなにかで使用される。最
後に、到来ＰＩＦ情報に擬似的にラインロックされる）
） Ｉ Ｐ映像情報用書込めクロックを発生ずるための
方法は当業者自身に示唆されるだろうし、開示された占
込めクロック手段と密接に関連付けられるものと思われ
る。それ故特許請求の範囲で請求した本発明の要旨を逸
脱することなく多くの変形および変更が可能であること
は当業者に自明であろう。
ナンス情報のすくなくとも１つに、特定の情況で要求さ
れる時、多くのツメ−マットのなにかで使用される。最
後に、到来ＰＩＦ情報に擬似的にラインロックされる）
） Ｉ Ｐ映像情報用書込めクロックを発生ずるための
方法は当業者自身に示唆されるだろうし、開示された占
込めクロック手段と密接に関連付けられるものと思われ
る。それ故特許請求の範囲で請求した本発明の要旨を逸
脱することなく多くの変形および変更が可能であること
は当業者に自明であろう。
（発明のイ既要）
本発明のＰＩＦ（画像嵌込み）クロックは、到来ＰＩＦ
映像情報の速度の０倍である到来ＰＩＦ映像情報に同期
した速いクロック入力を受信し、かつ、好適には少なく
とも６である４ｆｉｎにより分割される分割手段を含ん
でいる。その分割手段は到来ＰＩＦ映像情報の水平同期
信号に結合したザイクルリセットを含み、それでクロッ
ク信号出力は到来ＰＩＦ映像情報の速度で水平同期信号
に擬似的にラインロックされている。用意された擬イ以
的にラインロックされたＰＩＦ書込みクロックによりデ
ータは、ｎが６に等しい時、その水平同期信号と同期の
はずれた１サイクルのは！１／６で書込まれ、ＰＩＦ画
像は小さいから（典型的にはもとのスクリーンの大きさ
の１／９ ） 、目につく違和感はほとんどＰＩＦ画像
には導入されない。
映像情報の速度の０倍である到来ＰＩＦ映像情報に同期
した速いクロック入力を受信し、かつ、好適には少なく
とも６である４ｆｉｎにより分割される分割手段を含ん
でいる。その分割手段は到来ＰＩＦ映像情報の水平同期
信号に結合したザイクルリセットを含み、それでクロッ
ク信号出力は到来ＰＩＦ映像情報の速度で水平同期信号
に擬似的にラインロックされている。用意された擬イ以
的にラインロックされたＰＩＦ書込みクロックによりデ
ータは、ｎが６に等しい時、その水平同期信号と同期の
はずれた１サイクルのは！１／６で書込まれ、ＰＩＦ画
像は小さいから（典型的にはもとのスクリーンの大きさ
の１／９ ） 、目につく違和感はほとんどＰＩＦ画像
には導入されない。
第１図は、ＰＩＦルミナンスデータを受信し処理するた
めの典型的なブロックとともに示された本発明の書込み
クロック回路のブロック線図、第２図は、リーディング
パルス発生器と６で分割する手段とを含む本発明の好適
な書込みクロ・ツク回路の回路線図、 第３図は、６で分割する手段の異なったフリップフロッ
プボートでの値を示す論理チャート、第４図は、擬似的
にラインロックされた書込みクロック回路のタイミング
線図である。 ＩＯ・・・書込みクロック回路 １５・・・速いクロック １８・・・水平同期信号
２０・・・水平同期リーディングパルス発生器３０・・
・分割手段 ３４・・・到来データ３Ｇ・・・
標準低域ｉｌＮ過フィルタ ３８・・・Ａ／Ｄ変換器 ４２・・・Ｎビットバ
ス５２、５４・・・ＤＱフリップフロップ５６・・・Ｎ
ＡＮＤゲート ６２、６４・・・ＪＫフリンブフロンブ６６・・・ＤＱ
アリップフヨップ
めの典型的なブロックとともに示された本発明の書込み
クロック回路のブロック線図、第２図は、リーディング
パルス発生器と６で分割する手段とを含む本発明の好適
な書込みクロ・ツク回路の回路線図、 第３図は、６で分割する手段の異なったフリップフロッ
プボートでの値を示す論理チャート、第４図は、擬似的
にラインロックされた書込みクロック回路のタイミング
線図である。 ＩＯ・・・書込みクロック回路 １５・・・速いクロック １８・・・水平同期信号
２０・・・水平同期リーディングパルス発生器３０・・
・分割手段 ３４・・・到来データ３Ｇ・・・
標準低域ｉｌＮ過フィルタ ３８・・・Ａ／Ｄ変換器 ４２・・・Ｎビットバ
ス５２、５４・・・ＤＱフリップフロップ５６・・・Ｎ
ＡＮＤゲート ６２、６４・・・ＪＫフリンブフロンブ６６・・・ＤＱ
アリップフヨップ
Claims (1)
- 【特許請求の範囲】 １、予め選択された水平同期信号に同期し、映像情報転
送クロック用の予め定められた出力クロック周波数を有
する出力クロック信号発生装置において、当該装置が 前記予め選択された水平同期信号に同期し、前記予め定
められた出力クロック周波数の少なくともｎ倍のクロッ
ク入力信号周波数を有する、こゝでｎは１より大きい、
クロック入力信号を発生する手段と、 前記予め定められた出力クロック周波数を 有する分割出力信号を供給すべくｎで前記クロック入力
信号を分割し、前記予め選択された水平同期信号の各々
に応じてリセットされるよう前記予め選択された水平同
期信号を受信すべく連結され、これによって前記分割出
力信号が前記出力クロック信号を構成する分割手段と、 を具えたことを特徴とする画像嵌込み用書込みクロック
発生装置。 ２、請求項１記載の装置において、前記映像情報が画像
嵌込み水平同期信号と関連を有する画像嵌込み情報であ
り、前記画像嵌込み水平同期信号が前記予め選択された
水平同期信号を構成することを特徴とする画像嵌込み用
書込みクロック発生装置。 ３、請求項２記載の装置において、ｎが６に等しいかよ
り大きいかを特徴とする画像嵌込み用書込みクロック発
生装置。 ４、請求項３記載の装置において、前記分割手段が第１
のＪ＠Ｋ＠フリップフロップと、第２のＪ＠Ｋ＠フリッ
プフロップと、第１のＤＱフリップフロップとを具え、
前記第２のＪ＠Ｋ＠フリップフロップの＠Ｑ＠出力が前
記第１のＪ＠Ｋ＠フリップフロップのＪ入力に連結され
、前記第１のＪ＠Ｋ＠フリップフロップのＱ出力が前記
第２のＪ＠Ｋ＠フリップフロップのＪ入力に連結され、
前記第１のＤＱフリップフロップへのクロック入力が前
記第１のＪ＠Ｋ＠フリップフロップの前記Ｑ出力へ連結
され、前記第１のＤＱフリップフロップの＠Ｑ＠出力が
前記第１のＤＱフリップフロップのＤ入力へ連結され、
前記第１のおよび第２のＪ＠Ｋ＠フリップフロップの＠
Ｋ＠入力が低い状態に保たれるよう配置され、前記第１
のＤＱフリップフロップのＱ出力が前記出力クロック信
号を供給することを特徴とする画像嵌込み用書込みクロ
ック発生装置。 ５、請求項４記載の装置において、前記分割手段が前記
第１のおよび第２のＪ＠Ｋ＠フリップフロップと前記第
１のＤＱフリップフロップとへのリセット入力を具え、
前記リセット入力が前記水平同期信号を受信すべく連結
されることを特徴とする画像嵌込み用書込みクロック発
生装置。 ６、請求項５記載の装置において、前記リセット入力が
前記水平同期信号のトレーリングエッジ後前記第１のお
よび第２のＪ＠Ｋ＠フリップフロップと前記第１のＤＱ
フリップフロップをリセットすることを特徴とする画像
嵌込み用書込みクロック発生装置。 ７、請求項５記載の装置において、当該装置がさらに、
前記予め選択された水平同期信号を受信し、前記予め選
択された水平同期信号のそれぞれのリーディングエッジ
後に前記リセット入力にリセットパルスを供給するエッ
ジパルス発生手段を具えることを特徴とする画像嵌込み
用書込みクロック発生装置。 ８、請求項７記載の装置において、前記エッジパルス手
段が第２のおよび第３のＤＱフリップフロップとＮＡＮ
Ｄゲートを具え、前記第２のＤＱフリップフロップへの
Ｄ入力が前記予め選択された水平同期信号を受信すべく
連結され、前記第２のＤＱフリップフロップのＱ出力が
前記第３のＤＱフリップフロップへのＤ入力と前記ＮＡ
ＮＤゲートへの第１の入力へ連結され、前記第３のＤＱ
フリップフロップのＱ出力が前記ＮＡＮＤゲートへの第
２の入力に連結され、前記第２のおよび第３のＤＱフリ
ップフロップへのクロック入力が前記クロック入力信号
に連結され、前記ＮＡＮＤゲートの出力が前記リセット
パルスを前記リセット入力へ供給することを特徴とする
画像嵌込み用書込みクロック発生装置。 ９、請求項１記載の装置において、当該装置がさらに、
前記予め選択された水平同期信号を受信し、前記予め選
択された水平同期信号のそれぞれのリーディングエッジ
後に前記分割手段をリセットするためリセットパルスを
供給するエッジパルス発生手段を具えることを特徴とす
る画像嵌込み用書込みクロック発生装置。 １０、請求項９記載の装置において、前記エッジパルス
発生手段が第１のおよび第２のＤＱフリップフロップと
ＮＡＮＤゲートとを具え、前記第１のＤＱフリップフロ
ップのＤ入力が前記予め選択された水平同期信号を受信
すべく連結され、前記第１のＤＱフリップフロップのＱ
出力が前記第２のＤＱフリップフロップへのＤ入力と前
記ＮＡＮＤゲートへの第１の入力へ連結され、前記第２
のＤＱフリップフロップの＠Ｑ＠出力が前記ＮＡＮＤゲ
ートへの第２の入力へ連結され、前記第１のおよび第２
のＤＱフリップフロップへのクロック入力が前記クロッ
ク入力信号を受信すべく連結され、前記ＮＡＮＤゲート
の出力が前記リセットパルスを供給することを特徴とす
る画像嵌込み用書込みクロック発生装置。 １１、請求項１記載の装置において、前記予め選択され
た水平同期信号がそれぞれトレーリングエッジを有し、
前記分割手段が前記予め選択された水平同期信号の前記
トレーリングエッジに応じてリセットされることを特徴
とする画像嵌込み用書込みクロック発生装置。 １２、予め選択された水平同期信号に同期し、映像情報
転送クロック用の予め定められた出力クロック周波数を
有する出力クロック信号発生方法において、当該方法が 前記予め選択された水平同期信号に同期し、前記予め定
められた出力クロック周波数の少なくともｎ倍のクロッ
ク入力信号周波数を有する、こゝでｎは１より大きい、
クロック入力信号を発生するステップと、 前記予め定められた出力クロック周波数を 有する分割出力信号を供給すべくｎで前記クロック入力
信号を分割するステップと、 それによって前記分割出力信号が前記出力 クロック信号を構成する、前記予め選択された水平同期
信号の各々に応じて前記分割するステップを再スタート
させるステップと、 を具えたことを特徴とする画像嵌込み用書込みクロック
発生方法。 １３、請求項１２記載の方法において、ｎが少なくとも
６であることを特徴とする画像嵌込み用書込みクロック
発生方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/241,514 US4970596A (en) | 1988-09-07 | 1988-09-07 | Pseudo line locked write clock for picture-in-picture video applications |
| US241514 | 1988-09-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02113778A true JPH02113778A (ja) | 1990-04-25 |
Family
ID=22910994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1227636A Pending JPH02113778A (ja) | 1988-09-07 | 1989-09-04 | 画像嵌込み用書込みクロック発生方法と装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4970596A (ja) |
| EP (1) | EP0358275B1 (ja) |
| JP (1) | JPH02113778A (ja) |
| KR (1) | KR900005789A (ja) |
| AT (1) | ATE92699T1 (ja) |
| DE (1) | DE68908049T2 (ja) |
| FI (1) | FI894154A7 (ja) |
| HK (1) | HK159795A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5387945A (en) * | 1988-07-13 | 1995-02-07 | Seiko Epson Corporation | Video multiplexing system for superimposition of scalable video streams upon a background video data stream |
| JP2748562B2 (ja) | 1988-07-13 | 1998-05-06 | セイコーエプソン株式会社 | 画像処理装置 |
| JP3143493B2 (ja) * | 1991-06-21 | 2001-03-07 | キヤノン株式会社 | 表示制御装置 |
| US5621473A (en) * | 1995-06-07 | 1997-04-15 | Philips Electronics North America Corporation | Method and device for providing video instant replay in a picture-in-picture |
| US5914757A (en) * | 1997-04-21 | 1999-06-22 | Philips Electronics North America Corporation | Synchronization of multiple video and graphic sources with a display using a slow PLL approach |
| RU2144278C1 (ru) * | 1998-06-17 | 2000-01-10 | Васютин Владимир Андреевич | Устройство для введения дополнительной информации в воспроизводимое телевизионное изображение |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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