JPS6246331Y2 - - Google Patents
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- Publication number
- JPS6246331Y2 JPS6246331Y2 JP14592579U JP14592579U JPS6246331Y2 JP S6246331 Y2 JPS6246331 Y2 JP S6246331Y2 JP 14592579 U JP14592579 U JP 14592579U JP 14592579 U JP14592579 U JP 14592579U JP S6246331 Y2 JPS6246331 Y2 JP S6246331Y2
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- circuit
- input terminal
- capacitor
- inverting input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 10
- 238000005259 measurement Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- -1 SW is a switch Substances 0.000 description 1
- 101100067427 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) FUS3 gene Proteins 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【考案の詳細な説明】
本考案は、可変利得増幅器に関するものであつ
て、詳しくは、ノイズ除去のためのフイルタ回路
を有し、所定の時系列で印加される複数の入力信
号に応じて利得を切り換えるように構成された可
変利得増幅器において、利得切換時にはフイルタ
回路を切り離すようにし、フイルタ回路の影響に
よる応答の遅れを防止するようにしたものであ
る。
て、詳しくは、ノイズ除去のためのフイルタ回路
を有し、所定の時系列で印加される複数の入力信
号に応じて利得を切り換えるように構成された可
変利得増幅器において、利得切換時にはフイルタ
回路を切り離すようにし、フイルタ回路の影響に
よる応答の遅れを防止するようにしたものであ
る。
たとえばガスクロマトグラフでは、所定の時系
列にしたがつて、複数の測定成分に対応した測定
信号が送出される。これら測定信号の大きさは広
範囲に分布している（106〜107）ので、信号処理
にあたつては測定信号に応じて利得を切り換える
ように構成された可変利得増幅器を用いるのが一
般的である。ところで、このような増幅器では、
特に高増幅度における機器内外から受けるノイズ
を除去するために、フイルタ回路を設けている。
しかし、このようなフイルタ回路は、比較的大き
な時定数を有しているので、利得切換時に応答が
遅れることになる。
列にしたがつて、複数の測定成分に対応した測定
信号が送出される。これら測定信号の大きさは広
範囲に分布している（106〜107）ので、信号処理
にあたつては測定信号に応じて利得を切り換える
ように構成された可変利得増幅器を用いるのが一
般的である。ところで、このような増幅器では、
特に高増幅度における機器内外から受けるノイズ
を除去するために、フイルタ回路を設けている。
しかし、このようなフイルタ回路は、比較的大き
な時定数を有しているので、利得切換時に応答が
遅れることになる。
本考案は、このような欠点を解決したものであ
つて、以下、図面を用いて詳細に説明する。
つて、以下、図面を用いて詳細に説明する。
第１図は本考案の一実施例を示す回路図、第２
図は第１図の等価回路図である。図面において、
Tiは入力端子、SCは加算回路、OPは演算増幅
器、DAC1〜DAC3はＤ／Ａ変換器、Ｃはコンデ
ンサ、SWはスイツチ、CMPは比較器、μＰは計
算機、R1〜R3は抵抗、Toは出力端子である。
図は第１図の等価回路図である。図面において、
Tiは入力端子、SCは加算回路、OPは演算増幅
器、DAC1〜DAC3はＤ／Ａ変換器、Ｃはコンデ
ンサ、SWはスイツチ、CMPは比較器、μＰは計
算機、R1〜R3は抵抗、Toは出力端子である。
加算回路SCの一方の入力端子には入力端子Ti
が接続され、他方の入力端子には第２のＤ／Ａ変
換器DAC2を介して計算器μＰの一方の出力端子
が接続され、出力端子は演算増幅器OPの反転入
力端子（−）に接続されている。これら計算機μ
Ｐ→第２のＤ／Ａ変換器DAC2→加算回路SCより
なる系統は、測定系のベースラインの変動や演算
増幅器OPのオフセツト電圧を補正するオートゼ
ロ補正回路を構成するものである。演算増幅器
OPの非反転入力端子（＋）は共通電位点に接続
され、反転入力端子（−）と出力端子間には第１
のＤ／Ａ変換器DAC1が接続されるとともにスイ
ツチSWを介してコンデンサＣが接続されてい
る。すなわち、コンデンサＣの一端ａは演算増幅
器OPの出力端子に接続され、他端ｂはスイツチ
SWの可動接点ａに接続されている。スイツチ
SWはたとえば半導体スイツチで切換スイツチと
して構成されたものであつて、一方の固定接点ｂ
は演算増幅器OPの反転入力端子（−）に接続さ
れ、他方の固定接点ｃは共通電位点に接続されて
いる。このスイツチSWの切換動作は、たとえば
計算機μＰに格納されているプログラムにしたが
つて制御される。なお、第１のＤ／Ａ変換器
DAC1としては、たとえば乗算形のものを用い
る。この第１のＤ／Ａ変換器DAC1も、たとえば
計算機μＰに格納されているプログラムにしたが
つて制御され、演算増幅器OPの帰還量を段階的
に変化させることになる。ここで、第１のＤ／Ａ
変換器DAC1は帰還量を段階的に変化させる帰還
回路として機能し、計算機μＰはこれら第１の
Ｄ／Ａ変換器DAC1およびスイツチSWを駆動す
る制御回路として機能する。これにより、演算増
幅器OPは、可変利得増幅器として動作すること
になる。比較器CMPの一方の入力端子には演算
増幅器OPの出力端子が接続され、他方の入力端
子には第３のＤ／Ａ変換器DAC3を介して計算器
μＰの他方の出力端子が接続されている。これら
比較器CMP，第３のＤ／Ａ変換器DAC3により逐
次比較形のＡ／Ｄ変換器を構成している。
が接続され、他方の入力端子には第２のＤ／Ａ変
換器DAC2を介して計算器μＰの一方の出力端子
が接続され、出力端子は演算増幅器OPの反転入
力端子（−）に接続されている。これら計算機μ
Ｐ→第２のＤ／Ａ変換器DAC2→加算回路SCより
なる系統は、測定系のベースラインの変動や演算
増幅器OPのオフセツト電圧を補正するオートゼ
ロ補正回路を構成するものである。演算増幅器
OPの非反転入力端子（＋）は共通電位点に接続
され、反転入力端子（−）と出力端子間には第１
のＤ／Ａ変換器DAC1が接続されるとともにスイ
ツチSWを介してコンデンサＣが接続されてい
る。すなわち、コンデンサＣの一端ａは演算増幅
器OPの出力端子に接続され、他端ｂはスイツチ
SWの可動接点ａに接続されている。スイツチ
SWはたとえば半導体スイツチで切換スイツチと
して構成されたものであつて、一方の固定接点ｂ
は演算増幅器OPの反転入力端子（−）に接続さ
れ、他方の固定接点ｃは共通電位点に接続されて
いる。このスイツチSWの切換動作は、たとえば
計算機μＰに格納されているプログラムにしたが
つて制御される。なお、第１のＤ／Ａ変換器
DAC1としては、たとえば乗算形のものを用い
る。この第１のＤ／Ａ変換器DAC1も、たとえば
計算機μＰに格納されているプログラムにしたが
つて制御され、演算増幅器OPの帰還量を段階的
に変化させることになる。ここで、第１のＤ／Ａ
変換器DAC1は帰還量を段階的に変化させる帰還
回路として機能し、計算機μＰはこれら第１の
Ｄ／Ａ変換器DAC1およびスイツチSWを駆動す
る制御回路として機能する。これにより、演算増
幅器OPは、可変利得増幅器として動作すること
になる。比較器CMPの一方の入力端子には演算
増幅器OPの出力端子が接続され、他方の入力端
子には第３のＤ／Ａ変換器DAC3を介して計算器
μＰの他方の出力端子が接続されている。これら
比較器CMP，第３のＤ／Ａ変換器DAC3により逐
次比較形のＡ／Ｄ変換器を構成している。
このように構成された回路の動作について、第
２図の等価回路図を用いて説明する。
２図の等価回路図を用いて説明する。
スイツチSWの可動接点ａが固定接点ｂ側に接
続されている状態では、コンデンサＣは抵抗R2
と並列に接続され、低域通過フイルタ回路として
作用する。これにより、入力信号ＶINに重畳され
ている高域ノイズ成分を除去することができる。
ところで、このような状態では、可変利得増幅器
は大きな時定数CR2を有することになり、応答が
遅くなる。そこで、利得を変化させる場合、ある
いはオートゼロ補正動作等で入力信号ＶINを急変
させるのにあたつては、計算機μＰに格納されて
いるプログラムにしたがつて可動接点ａを固定接
点ｃ側に切換接続する。この結果、コンデンサＣ
は定常値まで急速に充電される。そして、コンデ
ンサＣが定常値に充電された後、スイツチSWを
再び固定接点ｂ側に切換接続する。これにより、
時定数CR2の影響による応答遅れを防止すること
ができ、応答性を改善することができる。
続されている状態では、コンデンサＣは抵抗R2
と並列に接続され、低域通過フイルタ回路として
作用する。これにより、入力信号ＶINに重畳され
ている高域ノイズ成分を除去することができる。
ところで、このような状態では、可変利得増幅器
は大きな時定数CR2を有することになり、応答が
遅くなる。そこで、利得を変化させる場合、ある
いはオートゼロ補正動作等で入力信号ＶINを急変
させるのにあたつては、計算機μＰに格納されて
いるプログラムにしたがつて可動接点ａを固定接
点ｃ側に切換接続する。この結果、コンデンサＣ
は定常値まで急速に充電される。そして、コンデ
ンサＣが定常値に充電された後、スイツチSWを
再び固定接点ｂ側に切換接続する。これにより、
時定数CR2の影響による応答遅れを防止すること
ができ、応答性を改善することができる。
特に、ガスクロマトグラフの場合、測定周期毎
に標準測定信号を印加して利得校正を行なつた
り、一定時間毎にオートゼロ補正を行なつている
が、本考案に係る増幅器を用いることによりこれ
らに要する時間を短縮することができる。
に標準測定信号を印加して利得校正を行なつた
り、一定時間毎にオートゼロ補正を行なつている
が、本考案に係る増幅器を用いることによりこれ
らに要する時間を短縮することができる。
以上説明したように、本考案によれば、ノイズ
除去のためのフイルタ回路を有し、所定の時系列
で印加される複数の入力信号に応じて利得を切り
換えるように構成された可変利得増幅器におい
て、利得切換時におけるフイルタ回路による応答
性の遅れを防止することができ、ガスクロマトグ
ラフの信号処理回路等に好適である。
除去のためのフイルタ回路を有し、所定の時系列
で印加される複数の入力信号に応じて利得を切り
換えるように構成された可変利得増幅器におい
て、利得切換時におけるフイルタ回路による応答
性の遅れを防止することができ、ガスクロマトグ
ラフの信号処理回路等に好適である。
第１図は本考案の一実施例を示す回路図、第２
図は第１図の等価回路図である。 Ti……入力端子、SC……加算回路、OP……演
算増幅器、DAC1〜DAC3……Ｄ／Ａ変換器、Ｃ
……コンデンサ、SW……スイツチ、CPM……比
較器、μＰ……計算機、R1〜R3……抵抗、To…
…出力端子。
図は第１図の等価回路図である。 Ti……入力端子、SC……加算回路、OP……演
算増幅器、DAC1〜DAC3……Ｄ／Ａ変換器、Ｃ
……コンデンサ、SW……スイツチ、CPM……比
較器、μＰ……計算機、R1〜R3……抵抗、To…
…出力端子。
Claims (1)
- 【実用新案登録請求の範囲】 非反転入力端子が共通電位点に接続された演算
増幅器と、 演算増幅器の反転入力端子と出力端子との間に
接続され、帰還量を段階的に変化させることによ
り利得を切り換える帰還回路と、 一端が演算増幅器の出力端子に接続され、他端
が切換スイツチを介して演算増幅器の反転入力端
子または共通電位点に選択的に接続され、反転入
力端子接続時には前記帰還回路と並列に接続され
てフイルタ回路を構成するコンデンサと、 これら帰還回路および切換スイツチを駆動する
制御回路を具備し、 前記帰還回路の切換と同時に前記切換スイツチ
も駆動し、前記コンデンサの他端をコンデンサが
定常値に充電されるまで共通電位点に接続するこ
とを特徴とする可変利得増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14592579U JPS6246331Y2 (ja) | 1979-10-23 | 1979-10-23 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14592579U JPS6246331Y2 (ja) | 1979-10-23 | 1979-10-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5669122U JPS5669122U (ja) | 1981-06-08 |
| JPS6246331Y2 true JPS6246331Y2 (ja) | 1987-12-14 |
Family
ID=29377099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14592579U Expired JPS6246331Y2 (ja) | 1979-10-23 | 1979-10-23 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6246331Y2 (ja) |
-
1979
- 1979-10-23 JP JP14592579U patent/JPS6246331Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5669122U (ja) | 1981-06-08 |
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