JPS6246399A - パルス入力走査方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パルス積算装置におけるパルス入力走査方式
に関するものである。

〔従来技術〕

従来この種の技術に関しては、沖電気カタログ・標準型
大容量遠方聖夜制御装置・、ＬＧ３３６　　　　　　　
’４．１９８４に開示きれたものがある。

第２図は、従審のパルス積算装置におけるパルス入力回
路を示す図である。同図において、ｉ−、１１、・・・
・、１−ｎは外部機器Ｎｏ−１，・・・・、Ｎｏ−ｎと
加算回路３とを電気的に分離するための°フォトカブラ
、２はインターフェース専用電源である。外部機器Ｎｏ
−１，・・・・＋　Ｎ　ＯｎからのパルスＰ１．・・・
・、Ｐｎは、フォトカブラ１−１１、・・・・、１−ｎ
を介して加算回路３に入力される。外部機器Ｎ０−１〜
Ｎｏ−ｎからのパルスを　　　　　　１前記加算回路３
に入力するバ・大入力回路は略同　　　　　　１−構成
であるので、ここでは外部機器Ｎ０−１か　　　　　　
□６（７）’Ｊｌ−Ｌ″Ａ７Ｊｊ　６′＜５−ｘ）ｙｊ
３Ｅ″′ゞ−’）％１ｒ１５　　　　。

明する・パす入力回路番１前記７ｔ　）′ｉブ′１−１
１、抵抗器Ｒ１、Ｒ２、ダイオードＤＩ、フンデンサＣ
１等を具備し、電源端子Ｉのプラス及びマイナスには前
記インターフェース専用電源２の端　　　　　　１子■
のプラス及びマイナスが接続きれ電源が供給　　　　　
　□される。

外部機器Ｎ０−１から入力パルスＰ１が入力す６□、７
オ°、カプラ′に一、ヵ、。ＮＬ、、Ｍ記、ユヮ路３に
該入力パル、スＰ１が八、力される。上記構成のパルス
入力回路は、外部機器Ｎ０−１〜Ｎ０−ｎの数は対応し
て設けられる。なお、Ｒ３は前記フォトカブラ１−１〜
１−ｎを構成するフォトトランジスターのプルアップ抵
抗器である。

〔発明が解決しようとする問題点〕

しかしながら、上記構成のパルス入力回路では、外部機
器Ｎ０−１〜Ｎ０−ｎかものパルスが全部同時に入力さ
れることを想一定し、全フォトカプラ１−１〜１−ｎを
駆動するに必要な容量のインターフェース専用電源２を
用意しなければならず、パルス入力回路の数が多くなれ
ばなる程インターフェース専用電源の容量を大きくしな
ければならないという欠点があった。

本発明は上述の点に鑑みてなされたもので、インターフ
ェース専用電源の負荷を軽減した、消費電力の少ない低
電力形のパルス積算装置におけるパルス入力走査方式を
提供することにある。

〔問題点を解決するための手段〕

上゛記問題点を解決するため本発明は、加算回路と該加
算回路に供給する複数個のパルスを入力する複数のパル
ス入力回路及びインターフェース専用電源回路等を具備
するパルス積算装置において、複数のパルス入力回路に
前記インターフェース専用電源回路から供給さ′れる電
源を０Ｎ１０Ｆ゛Ｆする一ＯＮ／ＯＦＦ回路と、前記入
力回路からのパルスを格納すがるパルス一次メモリ回路
と、走゛、査回路とを具備し、走査回路の出力信号によ
り前記ＯＮ／ＯＦＦ回路を作動して電源をＯＮ／ＯＦＦ
すると共に、パルス一次メモリ回路を作動して前記入力
パルスを該パルスー次メモリ回路に記憶きせるように構
成した。

〔作用〕

上記の如く構成することにより、前記走査回路がパルス
入力回路の電源を周期的にＯＮ１０　Ｆ　Ｆするので常
時パルス入力回路の電源をＯＮする従来のパルス入力回
路に比較し、インターフェース専用電源回路の負荷を大
幅に軽減できる。

〔実°施例〕

第１図は、本発明に係るパルス積算装置におけるパルス
入力回廊の構成を示す回路図である。同図において、第
２図と同−褥号を付した部分は同−又は相当部分を示す
。

第１図において、４−１．・・・・、４−ｎはフォトカ
プラ１−１．・・・・、１−ｎを具備する各パルス゛入
力回路の電源をＯＮ／ＯＦＦするスイッチ、５−１．・
・・・、５−ｎは入力パルスＰ１．・・・・。

Ｐ”ｎを反転させるインバータ、６−１．・・・・、６
−ｎはＤ型フリップフロップからなるパルス一次メモリ
回路、７−１．・・・・、７−ｎはアンド回路、８は走
査回路である□。スイッチ４−１〜４−ｎは、前記走査
回路８のフォト功ブラ電源走査信号ＨＰＩ　、−、ＨＰ
ｎでＯＮ／ＯＦＦ制御される。各パルス入力回路の構成
は略同−であ・るので、ここでは外部機器Ｎ０−１から
パルス信号Ｐ１が入力されるパルス入力回路について説
明する。パルス信号Ｐ１が入力された入力端子ｌＮ−１
は、回路保護用のダイオードｐ１、信号遅延用コンデン
サＣ１を経由し、フォトカブラ１−１のフォトダイオー
ド１−１ａのカソード側に接続される。フォトカブラ１
−１のフォトダイオード１−’ｌａのアノード側は、電
流制限用の抵抗器Ｒ２、Ｒ３を経由してスイッチ４−１
に接続される。スイッチ４−１の他端はインターフェー
ス専用電源回路２のプラス端子Ｉ、側に接続される。

フォトカブラ１−１のフォトトランジスタ１−１ｂのコ
レクタ側はプルアップ抵抗器Ｒ３を経由してインバータ
５−１に接続きれ、該インバータ５−１の出力側はパル
ス一次メモリ回路６−１のＤ端子に接続される。走査回
路８のパルス入力有効信号ＰＴ１は、アンド回路７−１
に入力され、該アンド回路７−１で走査回路８からのパ
ルス入力有効信号ＰＴＩとクロック信号Φとの論理積が
とられるようになっている。アンド回路７−１の出力側
は、パルス一次メモリ回路６−１のグロック端子に接続
きれている。パルス一次メモリ回路６−１の出力端子Ｑ
は加算回路３に接続され、出力信号ＤＰＩが該加算回路
３に入力される。上記構成のパルス入力回路は入カバル
スが出力される外部機器Ｎ０−１〜Ｎｏ−ｎの数に対応
して設けられる。走査回路８はフォトカプラ電源走査信
号ＨＰｉ〜ＨＰｎより、スイッチ４−１〜４−ｎを順次
作動きせ、入力端子ｌＮ−１〜ＩＮ−ｎに接続されたイ
ンターフェース専用電源回路２から供給されるフォトカ
プラ１−１〜１−ｎの電源を順次投入する。走査回路８
からの該フォトカブラ１−１〜１−ｎの電源を順次投入
するフォトカプラ電源走査信号ＨＰＩ〜ＨＰｎと後述の
パルス入力有効信号ＰＴＩ〜ＰＴ２とは同期がとられて
おり、フォトカブラ１−１〜１−ｎの。電源投入多イミ
ングとパルス一次メモリ回路６−１〜６−ｎにクロック
信号が供給されるタイミングは同一である。パルス信号
Ｐ１〜Ｐｎが外部機器Ｎ０−１〜Ｎｏ−ｎから入力され
ると、接続されているフォトカブラ１−１〜１−ｎの前
記フォトカプラ電源走査信号ＨＰＩ〜ＨＰｎに同期して
フォトカブラ１−１〜１−ｎがＯＮとなる。フォトカブ
ラ１−１〜１−ｎがＯＮすることにより、出力される信
　　　　　　：１・ 号はインバータ５−１〜５−ｎで反転されてレベ　　　
　　　１１゜ ＞ｂＲ＊’＜″（ｍ′ゝｂ＜ｔｐ”ｏ、″゛、ｉ、＝ｇ
ｊｌＨ。

される）た後、アンド回路７−１〜７−ｎを通してクロ
ック信号Φが供給され作動状態にあるパル　　　　　　
１：。

スー次メモリ回路６−１〜６−ｎに記憶される。１フォ
トカブラ１−１〜１−ｎの電源走査が終了するーとパル
ス一次メモリ回路６−１〜６−ｎのり　　　　　　：′
：１ ０ツク信号の供給を停止し、その状態が保持され　　　
　　　：：６、第３図、よ７、い１力信号、１．７オ、
カブ、：′も 電源走査信号ＨＰＩ、・・・・、ＨＰｎ、パルス入力有
効信号ＰＴＩ、・・・・、ＰＴｎ及びパルス一次メそり
回路の出力Ｄ？１のタイミングチャートであ　　　　　
　１′１： る０図示するように、パルス入力信号Ｐ１がフォ　　　
　　　−□ トカブラ電源走査信号ＨＰＩ及びパルス入力有効　　　
　　　１□信号ＰＴ１によりパルス一次メモリ回路６−
１に　　　　　　１′７ゎゎ、や。□□□アよ、□−０
： ：・ 以上説明した如く、上記パルス積算装置におけ　　　　
　　１□ るパルス入力回路を構成することにより、走査回路８を
用いフォトカブラ１−１〜１−ｎの電源光　　　　　　
［□ 、：　　　　　　査とパルス一次メモリ回路６−１〜６
−ｎの制御１　　　　　　を行うなので、パルス入力回
路を駆動する必要なインターフェース専用電源回路２は
、従来のパル’　　　　　Ｚ”ＪＩＩＮＷｃｔｔ７ｙ＜
ｎ−ｘ　、Ａ、ヵ０８Ｇ−オＣｔ　６１　Ａｔｂｘ＠号
入力分のパルス入力回路を駆動するだけの電源１　　　
　　　容量があれば良いことになる。

１　　　　　　〔発明の効果〕 以上説明したように本発明によれば、走査回路の出力信
号により、ＯＮ／ＯＦＦ回路を作動する・　　と共に、
前記パルス一次メモリ回路を作動するの、　、で、パル
ス信号入力回路に供給される電源容量が：　　　　　　
少なくて済むからインターフェース専用電源回路： １　　　　　　゛を小型化することが可能とムる。また
、低電力化１　　　　　　に伴い無停電化が容易となり
、停電時におけるパルス情報の欠落を防止できる等の優
れた効果が得られる。

【図面の簡単な説明】

第１図は本発明に係るパルス積算装置におけるパルス入
力回路を示す回路図、第２図は従来のパルス積算装置に
おけるパルス入力回路を示す回路図、第３図は第１図に
示す回路の動作を説明する　　　　　　（：ためのタイ
ミングチャートである。　　　　　　　　　　　　　１
：ｌ・ 図中、１−１〜１−ｎ・・・・フォトカブラ、２・・　
　　　　　：□・・インターフー−ス専用電源回路、３
・・・・加算図　　　　　　：路、４−１〜４−ｎ・・
・・スイッチ、−５−１〜５−ｎ・・・・インバータ１
．１ｌｉ−１〜６−ｎ・・・・パルス一次メモリ回路、
７−１〜７−ｎ・・・・アンド回路、８・・・・走査回
路。

Claims (1)

【特許請求の範囲】
1. 加算回路と該加算回路に供給する複数個のパルスを入力
   する複数のパルス入力回路及びインターフェース専用電
   源回路等を具備するパルス積算装置において、前記複数
   のパルス入力回路に前記インターフェース専用電源回路
   から供給される電源をＯＮ／ＯＦＦするＯＮ／ＯＦＦ回
   路と、前記入力回路からのパルスを格納するパルス一次
   メモリ回路と、走査回路とを具備し、該走査回路の出力
   信号により前記ＯＮ／ＯＦＦ回路を作動すると共に、前
   記パルス一次メモリ回路を作動することを特徴とするパ
   ルス入力走査方式。