JPH0536943U - クリアパルス生成回路 - Google Patents

クリアパルス生成回路

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Publication number
JPH0536943U
JPH0536943U JP8407291U JP8407291U JPH0536943U JP H0536943 U JPH0536943 U JP H0536943U JP 8407291 U JP8407291 U JP 8407291U JP 8407291 U JP8407291 U JP 8407291U JP H0536943 U JPH0536943 U JP H0536943U
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JP
Japan
Prior art keywords
pulse
generation circuit
pulse generation
circuit
clear
Prior art date
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Pending
Application number
JP8407291U
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English (en)
Inventor
淳一 熊田
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】 【目的】ユニットの活線挿抜において、ユニットのコネ
クタの電源端子が信号端子より早く挿入されると、クリ
アパルス生成回路が通常のパルスを行なえないという問
題を防ぐ。 【構成】電源投入時、現用系／予備系の優先順位をうけ
るため、ｋ1 またはｋ2 （ｋ1 ，ｋ2 は時間：ｋ1 ＜ｋ
2 ）のパルスを生成するクリアパルス生成回路におい
て、その回路からｋ1 のパルスを出力するかｋ2 のパル
スを出力するかを決定する信号１５，１６を反転させる
インバータ回路１４を設けることにより、ユニットのコ
ネクタの電源端子１９，１０より先に挿入された時に起
こるパルス生成回路から通常のパルスを出力できないと
いう問題を解決する。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は通信回路ユニットを電源投入直後にクリア（リセット）するクリアパ ルスを発生するクリアパルス生成回路に関する。
【０００２】
【従来の技術】
従来、この種のクリアパルス生成回路は、図２に示すように電源投入時、現用 系／予備系クリアパルスの優先順位をつけるため、ｋ1 またはｋ2 （ｋ1 ，ｋ2 は時間：ｋ1 ＜ｋ2 ）の“Ｌｏｗ”パルスを生成するクリアパルス生成回路１１ ，１２と、そのパルスを生成するためのトリガを出力するパワーオンリセット回 路１３を有している。このクリアパルス生成回路は現用系と予備系それぞれのユ ニットに設けられ、電源投入時、通常現用系が先に動作するようにしている。ク リアパルス生成回路１１，１２はＬｏｗクリアパルスの発生時間ｋ1 ，ｋ2 を決 定するコンデンサ１１ｂ，１２ｂ、抵抗１１ｃ，１２ｃ、ダイオード１１ｄ，１ ２ｄの時定数回路を有するモノステーブルマルチバイブレータから成る。
【０００３】
【考案が解決しようとする課題】
この従来のクリアパルス生成回路では、活線挿抜において、通常の活線挿抜で は問題ないが、もし、ユニットのコネクタの電源端子が挿入された後、パワーオ ンリセット回路１３からのトリガ１８がクリアパルス生成回路に入力するまでに 信号端子１９，１０がコネクタに挿入されないと、クリアパルス生成回路は通常 のパルスを生成しないという問題点があった。
【０００４】
【課題を解決するための手段】
本考案のクリアパルス生成回路は、電源投入時、現用系／予備系クロックパル スの優先順位をつけるため、ｋ1 またはｋ2 （ｋ1 ，ｋ2 は時間：ｋ1 ＜ｋ2 ） のパルスを生成するクリアパルス生成回路と、そのパルスを生成するためのトリ ガを出力するパワーオンリセット回路とクリアパルス生成回路から、ｋ1 のパル スを出力させるかｋ2 のパルスを出力させるかを決定する信号を反転させるイン バータ回路を備えている。
【０００５】
【実施例】
次に本考案について図面を参照して説明する。
【０００６】 図１は本考案の一実施例を示す回路図である。現用系ユニットを使用するとき にはクリアパルス生成回路１１が発生時間ｋ1 のクリアパルスを生成し、予備系 ユニットを使用するときにはクリアパルス生成回路１２が発生時間ｋ2 のクリア パルスを生成する。図２の従来のクリアパルス生成回路１１では信号１５または 信号１６が“Ｌｏｗ”信号だとクリアパルスを生成し、“Ｈｉｇｈ”信号だと“ Ｈｉｇｈ”を出力する回路構成になっている。この従来の回路構成で活線挿抜を 行なった場合、ユニットのコネクタの電源端子が信号端子１９，１０より早く挿 入された時、信号１５と１６は“Ｈｉｇｈ”になってしまい、その間にパワーオ ンリセット回路１３からトリガ１８が入力されるとクリアパルス生成回路１１， １２からは、パルスが出力されない。そこで、図１のように信号１５，１６の論 理をインバータ回路によって反転させておき、信号１５，１６が“Ｈｉｇｈ”信 号だとパルスを生成し、“Ｌｏｗ”信号だと“Ｈｉｇｈ”を出力するようにする 。この時、電源端子が入力端子１９，１０より早く挿入されたとしても、プルア ップによって信号１５，１６は“Ｈｉｇｈ”になるので、パワーオンリセット回 路１３からのトリガを読み込む準備ができており、通常のパルスを出力できる。
【０００７】 図１において、信号１５が“Ｈｉｇｈ”で信号１６が“Ｌｏｗ”のとき、ＡＮ Ｄゲート２０からの出力パルスであるクリアパルスの発生時間はｋ1 で、信号１ ５が“Ｌｏｗ”で信号１６が“Ｈｉｇｈ”のときクリアパルスの発生時間はｋ2 （＞ｋ1 ）となる。
【０００８】
【考案の効果】
以上説明したように、本考案はユニットの活線挿抜の際ユニットのコネクタ端 子の入り方に関わらず、正常にパルス生成を行なうことができるという効果を有 する。
【図面の簡単な説明】
【図１】本考案の一実施例のブロック図
【図２】従来の回路のブロック図
【符号の説明】
１１，１２ クリアパルス生成回路 １３ パワーオンリセット回路 １４ インバータ回路 １５，１６ 信号 ２１ 現用系／予備系選択パルス Ｒ１，Ｒ２ プルアップ抵抗 １８ トリガパルス １０，１９ コネクタの信号端子

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項１】 冗長系を有し、クロックパルスの現用系
    ／予備系の切替を必要とするユニットにおいて、電源投
    入時、現用系／予備系クロックパルスの優先順位をつけ
    るため、ｋ1 またはｋ2 （ｋ1 ，ｋ2 は時間：ｋ1 ＜ｋ
    2 ）“Ｌｏｗ”になるパルスを生成するクリアパルス生
    成回路と、そのパルスを生成するためのトリガを出力す
    るパワーオンリセット回路と、２つのインバータ回路を
    備えることを特徴とする回路。
JP8407291U 1991-10-17 1991-10-17 クリアパルス生成回路 Pending JPH0536943U (ja)

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