JPH0355879B2 - - Google Patents
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- Publication number
- JPH0355879B2 JPH0355879B2 JP60186368A JP18636885A JPH0355879B2 JP H0355879 B2 JPH0355879 B2 JP H0355879B2 JP 60186368 A JP60186368 A JP 60186368A JP 18636885 A JP18636885 A JP 18636885A JP H0355879 B2 JPH0355879 B2 JP H0355879B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse
- input
- power supply
- scanning
- Prior art date
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- Expired - Lifetime
Links
- 230000010354 integration Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Arrangements For Transmission Of Measured Signals (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パルス積算装置におけるパルス入力
走査方式に関するものである。
走査方式に関するものである。
従来この種の技術に関しては、沖電気カタログ
「標準型大容量遠方監視制御装置」、LG3364、
1984に開示されたものがある。
「標準型大容量遠方監視制御装置」、LG3364、
1984に開示されたものがある。
第２図は、従来のパルス積算装置におけるパル
ス入力回路を示す図である。同図において、１−
１，…，１−ｎは外部機器NO−１，…，NO−
ｎと加算回路３とを電気的に分離するためのフオ
トカプラ、２はインターフエース専用電源であ
る。外部機器NO−１，…，NO−ｎからのパル
スＰ１，…，Pnは、フオトカプラ１−１，…，
１−ｎを介して加算回路３に入力される。外部機
器NO−１〜NO−ｎからのパルスを前記加算回
路３に入力するパルス入力回路は略同一構成であ
るので、ここでは外部機器NO−１からのパルス
を入力するパルス入力回路について説明する。パ
ルス入力回路は前記フオトカプラ１−１、抵抗器
Ｒ１，Ｒ２、ダイオードＤ１、コンデンサＣ１等
を具備し、電源端子Ｉのプラス及びマイナスには
前記インターフエース専用電源２の端子Ｉのプラ
ス及びマイナスが接続され電源が供給される。
ス入力回路を示す図である。同図において、１−
１，…，１−ｎは外部機器NO−１，…，NO−
ｎと加算回路３とを電気的に分離するためのフオ
トカプラ、２はインターフエース専用電源であ
る。外部機器NO−１，…，NO−ｎからのパル
スＰ１，…，Pnは、フオトカプラ１−１，…，
１−ｎを介して加算回路３に入力される。外部機
器NO−１〜NO−ｎからのパルスを前記加算回
路３に入力するパルス入力回路は略同一構成であ
るので、ここでは外部機器NO−１からのパルス
を入力するパルス入力回路について説明する。パ
ルス入力回路は前記フオトカプラ１−１、抵抗器
Ｒ１，Ｒ２、ダイオードＤ１、コンデンサＣ１等
を具備し、電源端子Ｉのプラス及びマイナスには
前記インターフエース専用電源２の端子Ｉのプラ
ス及びマイナスが接続され電源が供給される。
外部機器NO−１から入力パルスＰ１が入力す
ると、フオトカプラ１−１がONし、前記加算回
路３に該入力パルスＰ１が入力される。上記構成
のパルス入力回路は、外部機器NO−１〜NO−
ｎの数に対応して設けられる。なお、Ｒ３は前記
フオトカプラ１−１〜１−ｎを構成するフオトト
ランジスターのプルアツプ抵抗器である。
ると、フオトカプラ１−１がONし、前記加算回
路３に該入力パルスＰ１が入力される。上記構成
のパルス入力回路は、外部機器NO−１〜NO−
ｎの数に対応して設けられる。なお、Ｒ３は前記
フオトカプラ１−１〜１−ｎを構成するフオトト
ランジスターのプルアツプ抵抗器である。
しかしながら、上記構成のパルス入力回路で
は、外部機器NO−１〜NO−ｎからのパルスが
全部同時に入力されることを想定し、全フオトカ
プラ１−１〜１−ｎを駆動するに必要な容量のイ
ンターフエース専用電源２を用意しなければなら
ず、パルス入力回路の数が多くなればなる程イン
ターフエース専用電源の容量を大きくしなければ
ならないという欠点があつた。
は、外部機器NO−１〜NO−ｎからのパルスが
全部同時に入力されることを想定し、全フオトカ
プラ１−１〜１−ｎを駆動するに必要な容量のイ
ンターフエース専用電源２を用意しなければなら
ず、パルス入力回路の数が多くなればなる程イン
ターフエース専用電源の容量を大きくしなければ
ならないという欠点があつた。
本発明は上述の点に鑑みてなされたもので、イ
ンターフエース専用電源の負荷を軽減した、消費
電力の少ない低電力形のパルス積算装置における
パルス入力走査方式を提供することにある。
ンターフエース専用電源の負荷を軽減した、消費
電力の少ない低電力形のパルス積算装置における
パルス入力走査方式を提供することにある。
上記問題点を解決するため本発明は、加算回路
と該加算回路に供給する複数個のパルスを入力す
る複数のパルス入力回路及びインターフエース専
用電源回路等を具備するパルス積算装置におい
て、複数のパルス入力回路に前記インターフエー
ス専用電源回路から供給される電源をON／OFF
するON／OFF回路と、前記入力回路からのパル
スを格納すかるパルス一次メモリ回路と、走査回
路とを具備し、走査回路の出力信号により前記
ON／OFF回路を作動して電源をON／OFFする
と共に、パルス一次メモリ回路を作動して前記入
力パルスを該パルス一次メモリ回路に記憶させる
ように構成した。
と該加算回路に供給する複数個のパルスを入力す
る複数のパルス入力回路及びインターフエース専
用電源回路等を具備するパルス積算装置におい
て、複数のパルス入力回路に前記インターフエー
ス専用電源回路から供給される電源をON／OFF
するON／OFF回路と、前記入力回路からのパル
スを格納すかるパルス一次メモリ回路と、走査回
路とを具備し、走査回路の出力信号により前記
ON／OFF回路を作動して電源をON／OFFする
と共に、パルス一次メモリ回路を作動して前記入
力パルスを該パルス一次メモリ回路に記憶させる
ように構成した。
上記の如く構成することにより、前記走査回路
がパルス入力回路の電源を周期的にON／OFFす
るので常時パルス入力回路の電源をONする従来
のパルス入力回路に比較し、インターフエース専
用電源回路の負荷を大幅に軽減できる。
がパルス入力回路の電源を周期的にON／OFFす
るので常時パルス入力回路の電源をONする従来
のパルス入力回路に比較し、インターフエース専
用電源回路の負荷を大幅に軽減できる。
第１図は、本発明に係るパルス積算装置におけ
るパルス入力回路の構成を示す回路図である。同
図において、第２図と同一符号を付した部分は同
一又は相当部分を示す。
るパルス入力回路の構成を示す回路図である。同
図において、第２図と同一符号を付した部分は同
一又は相当部分を示す。
第１図において、４−１，…，４−ｎはフオト
カプラ１−１，…，１−ｎを具備する各パルス入
力回路の電源をON／OFFするスイツチ、５−
１，…，５−ｎは入力パルスＰ１，…，Pnを反
転させるインバータ、６−１，…，６−ｎはＤ型
フリツプフロツプからなるパルス一次メモリ回
路、７−１，…，７−ｎはアンド回路、８は走査
回路である。スイツチ４−１〜４−ｎは、前記走
査回路８のフオトカプラ電源走査信号HP１，
…，HPnでON／OFF制御される。各パルス入力
回路の構成は略同一であるので、ここでは外部機
器NO−１からパルス信号Ｐ１が入力されるパル
ス入力回路について説明する。パルス信号Ｐ１が
入力された入力端子IN−１は、回路保護用のダ
イオードＤ１、信号遅延用コンデンサＣ１を経由
し、フオトカプラ１−１のフオトダイオード１−
１ａのカソード側に接続される。フオトカプラ１
−１のフオトダイオード１−１ａのアノード側
は、電流制限用の抵抗器Ｒ２，Ｒ３を経由してス
イツチ４−１に接続される。スイツチ４−１の他
端はインターフエース専用電源回路２のプラス端
子I1側に接続される。フオトカプラ１−１のフオ
トトランジスタ１−１ｂのコレクタ側はプルアツ
プ抵抗器Ｒ３を経由してインバータ５−１に接続
され、該インバータ５−１の出力側はパルス一次
メモリ回路６−１のＤ端子に接続される。走査回
路８のパルス入力有効信号PT１は、アンド回路
７−１に入力され、該アンド回路７−１で走査回
路８からのパルス入力有効信号PT１とクロツク
信号Φとの論理積がとられるようになつている。
アンド回路７−１の出力側は、パルス一次メモリ
回路６−１のクロツク端子に接続されている。パ
ルス一次メモリ回路６−１の出力端子Ｑは加算回
路３に接続され、出力信号DP１が該加算回路３
に入力される。上記構成のパルス入力回路は入力
パルスが出力される外部機器NO−１〜NO−ｎ
の数に対応して設けられる。走査回路８はフオト
カプラ電源走査信号HP１〜HPnより、スイツチ
４−１〜４−ｎを順次作動させ、入力端子IN−
１〜IN−ｎに接続されたインターフエース専用
電源回路２から供給されるフオトカプラ１−１〜
１−ｎの電源を順次投入する。走査回路８からの
該フオトカプラ１−１〜１−ｎの電源を順次投入
するフオトカプラ電源走査信号HP１〜HPnと後
述のパルス入力有効信号PT１〜PT２とは同期が
とられており、フオトカプラ１−１〜１−ｎの電
源投入タイミングとパルス一次メモリ回路６−１
〜６−ｎにクロツク信号が供給されるタイミング
は同一である。パルス信号Ｐ１〜Pnが外部機器
NO−１〜NO−ｎから入力されると、接続され
ているフオトカプラ１−１〜１−ｎの前記フオト
カプラ電源走査信号HP１〜HPnに同期してフオ
トカプラ１−１〜１−ｎがONとなる。フオトカ
プラ１−１〜１−ｎがONすることにより、出力
される信号はインバータ５−１〜５−ｎで反転さ
れてレベル変換され（論理レベル「０」から
「１」に変換される）た後、アンド回路７−１〜
７−ｎを通してクロツク信号Φが供給され作動状
態にあるパルス一次メモリ回路６−１〜６−ｎに
記憶される。フオトカプラ１−１〜１−ｎの電源
走査が終了するとパルス一次メモリ回路６−１〜
６−ｎのクロツク信号の供給を停止し、その状態
が保持される。第３図はパルス入力信号Ｐ１、フ
オトカプラ電源走査信号HP１，…，HPn、パル
ス入力有効信号PT１，…，PTn及びパルス一次
メモリ回路の出力DP１のタイミングチヤートで
ある。図示するように、パルス入力信号Ｐ１がフ
オトカプラ電源走査信号HP１及びパルス入力有
効信号PT１によりパルス一次メモリ回路６−１
に保持され、その状態が走査終了まで保持され
る。
カプラ１−１，…，１−ｎを具備する各パルス入
力回路の電源をON／OFFするスイツチ、５−
１，…，５−ｎは入力パルスＰ１，…，Pnを反
転させるインバータ、６−１，…，６−ｎはＤ型
フリツプフロツプからなるパルス一次メモリ回
路、７−１，…，７−ｎはアンド回路、８は走査
回路である。スイツチ４−１〜４−ｎは、前記走
査回路８のフオトカプラ電源走査信号HP１，
…，HPnでON／OFF制御される。各パルス入力
回路の構成は略同一であるので、ここでは外部機
器NO−１からパルス信号Ｐ１が入力されるパル
ス入力回路について説明する。パルス信号Ｐ１が
入力された入力端子IN−１は、回路保護用のダ
イオードＤ１、信号遅延用コンデンサＣ１を経由
し、フオトカプラ１−１のフオトダイオード１−
１ａのカソード側に接続される。フオトカプラ１
−１のフオトダイオード１−１ａのアノード側
は、電流制限用の抵抗器Ｒ２，Ｒ３を経由してス
イツチ４−１に接続される。スイツチ４−１の他
端はインターフエース専用電源回路２のプラス端
子I1側に接続される。フオトカプラ１−１のフオ
トトランジスタ１−１ｂのコレクタ側はプルアツ
プ抵抗器Ｒ３を経由してインバータ５−１に接続
され、該インバータ５−１の出力側はパルス一次
メモリ回路６−１のＤ端子に接続される。走査回
路８のパルス入力有効信号PT１は、アンド回路
７−１に入力され、該アンド回路７−１で走査回
路８からのパルス入力有効信号PT１とクロツク
信号Φとの論理積がとられるようになつている。
アンド回路７−１の出力側は、パルス一次メモリ
回路６−１のクロツク端子に接続されている。パ
ルス一次メモリ回路６−１の出力端子Ｑは加算回
路３に接続され、出力信号DP１が該加算回路３
に入力される。上記構成のパルス入力回路は入力
パルスが出力される外部機器NO−１〜NO−ｎ
の数に対応して設けられる。走査回路８はフオト
カプラ電源走査信号HP１〜HPnより、スイツチ
４−１〜４−ｎを順次作動させ、入力端子IN−
１〜IN−ｎに接続されたインターフエース専用
電源回路２から供給されるフオトカプラ１−１〜
１−ｎの電源を順次投入する。走査回路８からの
該フオトカプラ１−１〜１−ｎの電源を順次投入
するフオトカプラ電源走査信号HP１〜HPnと後
述のパルス入力有効信号PT１〜PT２とは同期が
とられており、フオトカプラ１−１〜１−ｎの電
源投入タイミングとパルス一次メモリ回路６−１
〜６−ｎにクロツク信号が供給されるタイミング
は同一である。パルス信号Ｐ１〜Pnが外部機器
NO−１〜NO−ｎから入力されると、接続され
ているフオトカプラ１−１〜１−ｎの前記フオト
カプラ電源走査信号HP１〜HPnに同期してフオ
トカプラ１−１〜１−ｎがONとなる。フオトカ
プラ１−１〜１−ｎがONすることにより、出力
される信号はインバータ５−１〜５−ｎで反転さ
れてレベル変換され（論理レベル「０」から
「１」に変換される）た後、アンド回路７−１〜
７−ｎを通してクロツク信号Φが供給され作動状
態にあるパルス一次メモリ回路６−１〜６−ｎに
記憶される。フオトカプラ１−１〜１−ｎの電源
走査が終了するとパルス一次メモリ回路６−１〜
６−ｎのクロツク信号の供給を停止し、その状態
が保持される。第３図はパルス入力信号Ｐ１、フ
オトカプラ電源走査信号HP１，…，HPn、パル
ス入力有効信号PT１，…，PTn及びパルス一次
メモリ回路の出力DP１のタイミングチヤートで
ある。図示するように、パルス入力信号Ｐ１がフ
オトカプラ電源走査信号HP１及びパルス入力有
効信号PT１によりパルス一次メモリ回路６−１
に保持され、その状態が走査終了まで保持され
る。
以上説明した如く、上記パルス積算装置におけ
るパルス入力回路を構成することにより、走査回
路８を用いフオトカプラ１−１〜１−ｎの電源走
査とパルス一次メモリ回路６−１〜６−ｎの制御
を行うなので、パルス入力回路を駆動する必要な
インターフエース専用電源回路２は、従来のパル
ス積算装置のパルス入力回路における１パルス信
号入力分のパルス入力回路を駆動するだけの電源
容量があれば良いことになる。
るパルス入力回路を構成することにより、走査回
路８を用いフオトカプラ１−１〜１−ｎの電源走
査とパルス一次メモリ回路６−１〜６−ｎの制御
を行うなので、パルス入力回路を駆動する必要な
インターフエース専用電源回路２は、従来のパル
ス積算装置のパルス入力回路における１パルス信
号入力分のパルス入力回路を駆動するだけの電源
容量があれば良いことになる。
以上説明したように本発明によれば、走査回路
の出力信号により、ON／OFF回路を作動すると
共に、前記パルス一次メモリ回路を作動するの
で、パルス信号入力回路に供給される電源容量が
少なくて済むからインターフエース専用電源回路
を小型化することが可能となる。また、低電力化
に伴い無停電化が容易となり、停電時におけるパ
ルス情報の欠落を防止できる等の優れた効果が得
られる。
の出力信号により、ON／OFF回路を作動すると
共に、前記パルス一次メモリ回路を作動するの
で、パルス信号入力回路に供給される電源容量が
少なくて済むからインターフエース専用電源回路
を小型化することが可能となる。また、低電力化
に伴い無停電化が容易となり、停電時におけるパ
ルス情報の欠落を防止できる等の優れた効果が得
られる。
第１図は本発明に係るパルス積算装置における
パルス入力回路を示す回路図、第２図は従来のパ
ルス積算装置におけるパルス入力回路を示す回路
図、第３図は第１図に示す回路の動作を説明する
ためのタイミングチヤートである。 図中、１−１〜１−ｎ……フオトカプラ、２…
…インターフエース専用電源回路、３……加算回
路、４−１〜４−ｎ……スイツチ、５−１〜５−
ｎ……インバータ、６−１〜６−ｎ……パルス一
次メモリ回路、７−１〜７−ｎ……アンド回路、
８……走査回路。
パルス入力回路を示す回路図、第２図は従来のパ
ルス積算装置におけるパルス入力回路を示す回路
図、第３図は第１図に示す回路の動作を説明する
ためのタイミングチヤートである。 図中、１−１〜１−ｎ……フオトカプラ、２…
…インターフエース専用電源回路、３……加算回
路、４−１〜４−ｎ……スイツチ、５−１〜５−
ｎ……インバータ、６−１〜６−ｎ……パルス一
次メモリ回路、７−１〜７−ｎ……アンド回路、
８……走査回路。
Claims (1)
- １ 加算回路と該加算回路に供給する複数個のパ
ルスを入力する複数のパルス入力回路及びインタ
ーフエース専用電源回路等を具備するパルス積算
装置において、前記複数のパルス入力回路に前記
インターフエース専用電源回路から供給される電
源をON／OFFするON／OFF回路と、前記入力
回路からのパルスを格納するパルス一次メモリ回
路と、走査回路とを具備し、該走査回路の出力信
号により前記ON／OFF回路を作動すると共に、
前記パルス一次メモリ回路を作動することを特徴
とするパルス入力走査方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60186368A JPS6246399A (ja) | 1985-08-23 | 1985-08-23 | パルス入力走査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60186368A JPS6246399A (ja) | 1985-08-23 | 1985-08-23 | パルス入力走査方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6246399A JPS6246399A (ja) | 1987-02-28 |
| JPH0355879B2 true JPH0355879B2 (ja) | 1991-08-26 |
Family
ID=16187155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60186368A Granted JPS6246399A (ja) | 1985-08-23 | 1985-08-23 | パルス入力走査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6246399A (ja) |
-
1985
- 1985-08-23 JP JP60186368A patent/JPS6246399A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6246399A (ja) | 1987-02-28 |
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