JPS6247214A - デジタル・アナログ変換回路 - Google Patents
デジタル・アナログ変換回路Info
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- JPS6247214A JPS6247214A JP18698285A JP18698285A JPS6247214A JP S6247214 A JPS6247214 A JP S6247214A JP 18698285 A JP18698285 A JP 18698285A JP 18698285 A JP18698285 A JP 18698285A JP S6247214 A JPS6247214 A JP S6247214A
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- analog
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は例えは自動制御系において適用可能な、デジタ
ルフィルタを用いて構成したデジタル・アナログＣＤ／
Ａ ）変換回路に関する。
ルフィルタを用いて構成したデジタル・アナログＣＤ／
Ａ ）変換回路に関する。
本発明はデジタルフィルタの谷演算項のデータを時分割
で出力し、これを１）／Ａ変換して得られるアナ０り信
号を順次積分して谷演算項の和に対応するアナログ信号
を得ることにより、簡潔な構成でのＤ／Ａｆ換を可能吉
するものである。
で出力し、これを１）／Ａ変換して得られるアナ０り信
号を順次積分して谷演算項の和に対応するアナログ信号
を得ることにより、簡潔な構成でのＤ／Ａｆ換を可能吉
するものである。
一般的に、自動制御系は第２図に示すように目標値が入
力される基準入力要素４０、基準入力信・号とフィート
バンク信号との差を得る誤差検出器筐 ４１、誤差信号が入力される制御要素４２．−ｇ４制御
要素４２の出力により制御される制御対象４３、該制御
対象４３の制御量を上記誤差検出器４１ヘフイードバノ
クするフィードバック要素４４等より構成される。
力される基準入力要素４０、基準入力信・号とフィート
バンク信号との差を得る誤差検出器筐 ４１、誤差信号が入力される制御要素４２．−ｇ４制御
要素４２の出力により制御される制御対象４３、該制御
対象４３の制御量を上記誤差検出器４１ヘフイードバノ
クするフィードバック要素４４等より構成される。
この自動制御系は上記誤差検出器４１より得られる誤差
信号に応じて上記制御対象４３を制御し、上記誤差信号
が極めて小さい状態、すなわぢ上記制御対象４３が目標
値に達した状態を得る。
信号に応じて上記制御対象４３を制御し、上記誤差信号
が極めて小さい状態、すなわぢ上記制御対象４３が目標
値に達した状態を得る。
このような自動制御系において、上記制御要素４２に、
デジタルフィルタを用いることが考えられる。
デジタルフィルタを用いることが考えられる。
デジタルフィルタ（１テジタルな加算器、乗算器、単位
時間遅延素子等を用いて、ハードウェアにより実現する
ことも、マイクロコンピュータ等を用いてソフトウェア
により実現することもできるが、いずれもアナログフィ
ルタに比較して、安定性、精、度、−年変化において優
れている。また、ソフトウェアにより実現した場合には
、フィルタの特性を決めるパラメータの変更が容易であ
り、種々の特性のフィルタを簡単に実現できる古いう利
点がある。
時間遅延素子等を用いて、ハードウェアにより実現する
ことも、マイクロコンピュータ等を用いてソフトウェア
により実現することもできるが、いずれもアナログフィ
ルタに比較して、安定性、精、度、−年変化において優
れている。また、ソフトウェアにより実現した場合には
、フィルタの特性を決めるパラメータの変更が容易であ
り、種々の特性のフィルタを簡単に実現できる古いう利
点がある。
上記制御要素４２をこのようなデジタルフィルタを用い
て実現した場合には、第５図に示すように、デジタルフ
ィルタ５０の入力側に八／Ｉ）変換器５１が、出力側に
Ｄ／Ａ変換器５２が各々必要となる。
て実現した場合には、第５図に示すように、デジタルフ
ィルタ５０の入力側に八／Ｉ）変換器５１が、出力側に
Ｄ／Ａ変換器５２が各々必要となる。
今、デジタルフィルタで実現すべき伝達関数のも
うヰ、微分項をＡ’Ｓ、比例項をＢ、積分項をＣｌ３と
すると、この伝達関数（Ａ Ｓ ＋１３＋Ｃ／Ｓ）を実
現する場合、例えば上記微分項、比例項、積分項を独立
に計算した後で加算する方法が考えられる。
すると、この伝達関数（Ａ Ｓ ＋１３＋Ｃ／Ｓ）を実
現する場合、例えば上記微分項、比例項、積分項を独立
に計算した後で加算する方法が考えられる。
すなわち、第６図に示すように入力データをＡ／Ｄ変換
器６０でデジタル化した後、微分回路６１、積分回路６
２、乗算器６４に供給する。上記微分回路６１の出力は
乗算器６３によりへ倍され加算器６６にはＡｓの項が入
力される。また、上記積分回路６２の出力は乗算器６５
により０倍され上記加算器６６にＣｌ３の項が入力され
る。また、上記乗算器６４よりＢの項が上記加算回路６
６に入力される。結局、該加算回路６６からは（へＳ十
Ｂ −１−Ｃｙ Ｓ）がＤ／Ａ変換器６７に供給され、
アナログ信号が得られる。
器６０でデジタル化した後、微分回路６１、積分回路６
２、乗算器６４に供給する。上記微分回路６１の出力は
乗算器６３によりへ倍され加算器６６にはＡｓの項が入
力される。また、上記積分回路６２の出力は乗算器６５
により０倍され上記加算器６６にＣｌ３の項が入力され
る。また、上記乗算器６４よりＢの項が上記加算回路６
６に入力される。結局、該加算回路６６からは（へＳ十
Ｂ −１−Ｃｙ Ｓ）がＤ／Ａ変換器６７に供給され、
アナログ信号が得られる。
このような構成において精度を上げるためには上記Ｄ／
Ａ変換器６７の分解能を上げること、すなわちビット数
を多くとることが要求される。
Ａ変換器６７の分解能を上げること、すなわちビット数
を多くとることが要求される。
上述したよう（乙テジタルフィルタで精度を上げるため
には高分解能のＤ／Ａ変換器が必要になる。一般に市販
のＤ／Ａ変換器は高分解能になるほど高価になり、高精
度のデジタルフィルタを適用するうえでこのＤ ／ Ａ
変換器の価格が、結局デジタルフィルタのコストアップ
につながるという問題を生じている。
には高分解能のＤ／Ａ変換器が必要になる。一般に市販
のＤ／Ａ変換器は高分解能になるほど高価になり、高精
度のデジタルフィルタを適用するうえでこのＤ ／ Ａ
変換器の価格が、結局デジタルフィルタのコストアップ
につながるという問題を生じている。
本発明はこのような問題に鑑みて成されたものであり、
簡単な構成でデジタルフィルタを用いた高精贋のＤ／Ａ
変換回路を実現し、デジタルフィルタの適用を容易にす
ることを目的とする。
簡単な構成でデジタルフィルタを用いた高精贋のＤ／Ａ
変換回路を実現し、デジタルフィルタの適用を容易にす
ることを目的とする。
上述の問題を解決するために本発明では、入力デジタル
データに対する演算項として少なくとも微分演算項と２
次微分演算項とを有し、各演算項のデータを時分割で出
力するとともに、谷演算項に対応する所定のパルス幅の
信号を出力するデジタルフィルタ部と、該デジタルフィ
ルタ部より時分割で出力される上記各演算項のデータを
アナログ化するＤ／Ａ変換器と、該Ｄ／Ａ変換器よりア
ナログ信号が供給され、上記デジタルフィルタ部より供
給される上記所定のパルス幅の信号によって制御される
スイッチと、該スイッチを介して上記所定のパルス幅の
期間に上記Ｄ／Ａ変換器よりアナログ信号が供給される
積分回路とを備えてＤ／Ａ変換回路が構成される。
データに対する演算項として少なくとも微分演算項と２
次微分演算項とを有し、各演算項のデータを時分割で出
力するとともに、谷演算項に対応する所定のパルス幅の
信号を出力するデジタルフィルタ部と、該デジタルフィ
ルタ部より時分割で出力される上記各演算項のデータを
アナログ化するＤ／Ａ変換器と、該Ｄ／Ａ変換器よりア
ナログ信号が供給され、上記デジタルフィルタ部より供
給される上記所定のパルス幅の信号によって制御される
スイッチと、該スイッチを介して上記所定のパルス幅の
期間に上記Ｄ／Ａ変換器よりアナログ信号が供給される
積分回路とを備えてＤ／Ａ変換回路が構成される。
〔作 用〕
本発明に係るＤ／＆変換回路では、入力テジタルデータ
に対して上記デジタルフィルタ部において微分演算と２
次微分演算が行なわれ、各演算の結果のデータが時分割
で上記Ｄ／Ａ変換器に出力される。該Ｄ／Ａ変換器によ
り得られた各演算の結果のデータに対応するアナログ信
号は上記デジタルフィルタ部より出力される所定のパル
ス幅の信号のパルス幅の期間、上記積分回路において順
次積分され上記各演算項の和に対応したアナログ信号が
出力される。
に対して上記デジタルフィルタ部において微分演算と２
次微分演算が行なわれ、各演算の結果のデータが時分割
で上記Ｄ／Ａ変換器に出力される。該Ｄ／Ａ変換器によ
り得られた各演算の結果のデータに対応するアナログ信
号は上記デジタルフィルタ部より出力される所定のパル
ス幅の信号のパルス幅の期間、上記積分回路において順
次積分され上記各演算項の和に対応したアナログ信号が
出力される。
以下、本発明をＶ Ｔ Ｒ（Ｖｉｄｅｏ Ｔａｐｅ Ｒ
ｅｃｏｄｅｒ）のトラムサーボ系に適用した場合の一実
施例について図面を参照して説明する。
ｅｃｏｄｅｒ）のトラムサーボ系に適用した場合の一実
施例について図面を参照して説明する。
第１図は本実施例の構成を示すブロック図であり、前述
した自動制御系に対応させると制御対象はドラムモータ
４であり、フィードバック要素は積分器５であり、制御
要素はＡ／Ｄ変換器２及びＤ／Ａ変換部３である。該Ｄ
／Ａ変換部３は周波数特性を有する。
した自動制御系に対応させると制御対象はドラムモータ
４であり、フィードバック要素は積分器５であり、制御
要素はＡ／Ｄ変換器２及びＤ／Ａ変換部３である。該Ｄ
／Ａ変換部３は周波数特性を有する。
このドラムサ〜ポ系では、上記ドラムモータ４θ
が基準位相々ｒｅｆで回転するような制御が行なわれる
。すなわち、上記ドラムモータ４の角速度ωから上記積
分器５によりドラム位相θが得られ、該ドラム位相θと
基準位相−１ｅｌ、ｒ ｅ ｔとの差が誤差検出器１で
検出される。ここで得られた誤差信号△θは上記Ａ／Ｄ
変換器２を介して上記Ｄ／Ａ変換部３に供給される。
、 該Ｄ／Ａ変換部３はデジタルフィルタ部３ａ、Ｄ／Ａ変
換器３ｅ、スイッチ３１）、積分回路３ｄ等より構成さ
れ、上記デジタルフィルタ部３ａ及び積分回路３ｄによ
り定まる周波数特性によりデジタル化された誤差信号△
θに応じた上記ドラムモータ４の駆動電圧ｅｆｆＩを出
力する。この結果、該ドラムモータ４はドラム位相０が
上記基準位相θ Ｑ ｒ ｅ ｔ と一致した状態で回転する状態に安定
化される。
。すなわち、上記ドラムモータ４の角速度ωから上記積
分器５によりドラム位相θが得られ、該ドラム位相θと
基準位相−１ｅｌ、ｒ ｅ ｔとの差が誤差検出器１で
検出される。ここで得られた誤差信号△θは上記Ａ／Ｄ
変換器２を介して上記Ｄ／Ａ変換部３に供給される。
、 該Ｄ／Ａ変換部３はデジタルフィルタ部３ａ、Ｄ／Ａ変
換器３ｅ、スイッチ３１）、積分回路３ｄ等より構成さ
れ、上記デジタルフィルタ部３ａ及び積分回路３ｄによ
り定まる周波数特性によりデジタル化された誤差信号△
θに応じた上記ドラムモータ４の駆動電圧ｅｆｆＩを出
力する。この結果、該ドラムモータ４はドラム位相０が
上記基準位相θ Ｑ ｒ ｅ ｔ と一致した状態で回転する状態に安定
化される。
次（乙上記り／Ａ変換部３について詳細に説明する。ま
す、上記デジタルフィルタ部３ａでは、（４Ｓ＋ＢＳ＋
Ｃ）で表わされる伝達関数の各項を別々に計算して計算
結果のデータを時分割で上記Ｄ／Ａ変換器３ｅに出力す
るとともに、各項の出力に対応して△Ｔのパルス幅を有
する制御信号（Ｈ／ Ｌ ）を上記スイッチ３ｂに供給
する。上記Ｄ／Ａ変換器３ｅより出力されるアナログ信
号は上記△Ｔの期間、該スイッチ３ｂを介して抵抗Ｒ、
コンデンサＣ、オペアンプ３Ｃから成る上記積分回路３
ｄに供給される。
す、上記デジタルフィルタ部３ａでは、（４Ｓ＋ＢＳ＋
Ｃ）で表わされる伝達関数の各項を別々に計算して計算
結果のデータを時分割で上記Ｄ／Ａ変換器３ｅに出力す
るとともに、各項の出力に対応して△Ｔのパルス幅を有
する制御信号（Ｈ／ Ｌ ）を上記スイッチ３ｂに供給
する。上記Ｄ／Ａ変換器３ｅより出力されるアナログ信
号は上記△Ｔの期間、該スイッチ３ｂを介して抵抗Ｒ、
コンデンサＣ、オペアンプ３Ｃから成る上記積分回路３
ｄに供給される。
該積分回路３ｄは上記抵抗１（、、コンデンサＣ１上記
時間幅△Ｔでその利得が定まり、上記△Ｔの時間、入力
信号を積分し、上記スイッチ３ｂがオフになる期間は積
分した値を保持する。従って、順次入力される上記伝達
関数の各項に対応するアナログ信号が積分され（Ａｓ−
＋−Ｂｓ＋Ｃ）に対応したアナログ信号が得られる。
時間幅△Ｔでその利得が定まり、上記△Ｔの時間、入力
信号を積分し、上記スイッチ３ｂがオフになる期間は積
分した値を保持する。従って、順次入力される上記伝達
関数の各項に対応するアナログ信号が積分され（Ａｓ−
＋−Ｂｓ＋Ｃ）に対応したアナログ信号が得られる。
ここで、上記積分回路３ｄの伝達関数はに／Ｓ（Ｋは、
Ｃ、Ｒ、△Ｔで定まる定数）で表わされるので、該Ｄ／
Ａ変換器３の総合の伝達関数は上記デジタルフィルタ部
３ａの伝達関数（ＡＳ＋）３Ｓ＋、Ｃ）と上記に／Ｓと
の積となる。すなわち現 が該Ｉ）／Ａ変換部３の実相する伝達関数であり、これ
によって周波数特性が定する。
Ｃ、Ｒ、△Ｔで定まる定数）で表わされるので、該Ｄ／
Ａ変換器３の総合の伝達関数は上記デジタルフィルタ部
３ａの伝達関数（ＡＳ＋）３Ｓ＋、Ｃ）と上記に／Ｓと
の積となる。すなわち現 が該Ｉ）／Ａ変換部３の実相する伝達関数であり、これ
によって周波数特性が定する。
以上の動作を上記伝達関数のうち、０項、ＢＳ項、ＡＳ
項の順に処理した場合を第２図に従って説明する。
項の順に処理した場合を第２図に従って説明する。
まず、同図ａに示すように時間△Ｔ＋において上記０項
の演算がなされ、上記積分回路３ｄよりＣ・Ｋ／Ｓに対
応する電圧の信号が出力される。次に同図すに示すよう
に時間△Ｔ２において上記８．８項の演算がなされ、上
記積分回路３ｄの出力は（Ｂ、Ｓ＋Ｃ）・Ｋ／Ｓに対応
した電圧となる。最後に同図Ｃに示すように時間△Ｔ８
においてＡｓ２項の演算がなされ、上記積分回路３ｄの
出力は（ＮＳ＋ＬＩＳ＋Ｃ）・Ｋ／Ｓに対応した電圧と
なり、サンプリンク周期Ｔの間保持される。
の演算がなされ、上記積分回路３ｄよりＣ・Ｋ／Ｓに対
応する電圧の信号が出力される。次に同図すに示すよう
に時間△Ｔ２において上記８．８項の演算がなされ、上
記積分回路３ｄの出力は（Ｂ、Ｓ＋Ｃ）・Ｋ／Ｓに対応
した電圧となる。最後に同図Ｃに示すように時間△Ｔ８
においてＡｓ２項の演算がなされ、上記積分回路３ｄの
出力は（ＮＳ＋ＬＩＳ＋Ｃ）・Ｋ／Ｓに対応した電圧と
なり、サンプリンク周期Ｔの間保持される。
このように、３回に分けてデータを出力するので、各項
の演算が簡単になり、また、上記Ｄ／Ａ変換器３ｅのヒ
ント数は例えは上記Ａ ／ Ｉ）変換器２のビット数よ
り少なくてもよく、低分解能のＤ／Ａ変換器を用いても
精度等を維持することが可能になる。
の演算が簡単になり、また、上記Ｄ／Ａ変換器３ｅのヒ
ント数は例えは上記Ａ ／ Ｉ）変換器２のビット数よ
り少なくてもよく、低分解能のＤ／Ａ変換器を用いても
精度等を維持することが可能になる。
才た上記伝達関数（八Ｓ 十Ｂ Ｓ 十Ｃ）の八ｌ Ｂ
ＩＣは定数であるから、上記制御信号のパルス幅△Ｔ
を可変にすることにより上記積分回路３ｄの利得を可変
にして上記Ａ、Ｂ、Ｃの定数を実現するようにしてもよ
い。次に、このように処理を行なった場合を第３図に従
って説明する。
ＩＣは定数であるから、上記制御信号のパルス幅△Ｔ
を可変にすることにより上記積分回路３ｄの利得を可変
にして上記Ａ、Ｂ、Ｃの定数を実現するようにしてもよ
い。次に、このように処理を行なった場合を第３図に従
って説明する。
ます、同図ａに示すように時間へＴ＋において上記デジ
タルフィルタ部３ａでは入力データに対して演算処理を
行なわず、上記制御信号（Ｈ／ Ｌ ）のパルス幅をＣ
・△Ｔに設定して出力する。これにより上記積分回路３
ｄよりＣ・Ｋ ／ Ｓに対応する電圧が出力される。次
に、同図すに示すように時間△Ｔ２において上記デジタ
ルフィルタ部３ａではＳ項の演算がなされ、演算結果の
データが出力されるとともに」二記制御信号（Ｉ−１７
Ｌ ）のパルス幅かＢ・△Ｔに設定され出力される。こ
れにより、」二記積分回路３ｄよりＣＢＳ＋Ｃ）・Ｋ／
Ｓに対応する電圧が出力される。最後に同図Ｃに示すよ
うに時間△Ｔ８において上記デジタルフィルタ３ａでは
８２項の演算＝がなされ、演算結果のデータが出力され
るとともに、」−記制御信号（Ｈ／ Ｉ、）のパルス幅
がＡ・△Ｔに設定され出力される。これにより上記積分
回路３ｄの出力は（八８＋ＢＳ＋Ｃ）・Ｋ／Ｓに対応し
た電圧となり周期Ｔの間保持される。
タルフィルタ部３ａでは入力データに対して演算処理を
行なわず、上記制御信号（Ｈ／ Ｌ ）のパルス幅をＣ
・△Ｔに設定して出力する。これにより上記積分回路３
ｄよりＣ・Ｋ ／ Ｓに対応する電圧が出力される。次
に、同図すに示すように時間△Ｔ２において上記デジタ
ルフィルタ部３ａではＳ項の演算がなされ、演算結果の
データが出力されるとともに」二記制御信号（Ｉ−１７
Ｌ ）のパルス幅かＢ・△Ｔに設定され出力される。こ
れにより、」二記積分回路３ｄよりＣＢＳ＋Ｃ）・Ｋ／
Ｓに対応する電圧が出力される。最後に同図Ｃに示すよ
うに時間△Ｔ８において上記デジタルフィルタ３ａでは
８２項の演算＝がなされ、演算結果のデータが出力され
るとともに、」−記制御信号（Ｈ／ Ｉ、）のパルス幅
がＡ・△Ｔに設定され出力される。これにより上記積分
回路３ｄの出力は（八８＋ＢＳ＋Ｃ）・Ｋ／Ｓに対応し
た電圧となり周期Ｔの間保持される。
このように上記制御信号（Ｉ１７Ｌ）のパルス幅を可変
にして上記Ａ 、 ）（、Ｃの定数を実現するので上記
デジタルフィルタ部３ａでの演算が減少し演算が簡単に
なる。また、谷演算項ごとに分けてデータを出力するの
で上記Ｄ／Ａ変換器３ｅのヒツト数は少なくても精度等
を維持することができる。
にして上記Ａ 、 ）（、Ｃの定数を実現するので上記
デジタルフィルタ部３ａでの演算が減少し演算が簡単に
なる。また、谷演算項ごとに分けてデータを出力するの
で上記Ｄ／Ａ変換器３ｅのヒツト数は少なくても精度等
を維持することができる。
また、上記積分回路３ｄは、直流利得が極端に大きいの
で上記ドラムモータ４のバラツキを吸収することができ
る。
で上記ドラムモータ４のバラツキを吸収することができ
る。
以上述べたように本発明によれば、簡潔な構成でデジタ
ルフィルタを用いた高精度のＤ／Ａ変換回路を実現する
ことができ、デジタルフィルタの適用が容易になる。
ルフィルタを用いた高精度のＤ／Ａ変換回路を実現する
ことができ、デジタルフィルタの適用が容易になる。
才た、実施例で示したように本発明をＶＴＲのドラムサ
ーボ系に適用した場合、積分回路によりドラムモータの
バラツギを吸収することができる。
ーボ系に適用した場合、積分回路によりドラムモータの
バラツギを吸収することができる。
第１図は本発明に係るＤ／八へ換回路をＶＴＲのドラム
サーボ系に適用した本実施例の構成を示すブロック図で
ある。 第２図は上記Ｄ／Ａ変換回路において、パルス幅を固定
にした場合の動作説明図であり、第３図は上記パルス幅
を可変にした場合の動作説明図である。 第４図は一般的な自動制御系の構成を示すブロック図で
ある。 第５図は第４・図に示した自動制御系の制御要素にデジ
タルフィルタを用いた場合の説明図である。 デジタルフィルタの従来の構成の一例を示すブロック図
である。
サーボ系に適用した本実施例の構成を示すブロック図で
ある。 第２図は上記Ｄ／Ａ変換回路において、パルス幅を固定
にした場合の動作説明図であり、第３図は上記パルス幅
を可変にした場合の動作説明図である。 第４図は一般的な自動制御系の構成を示すブロック図で
ある。 第５図は第４・図に示した自動制御系の制御要素にデジ
タルフィルタを用いた場合の説明図である。 デジタルフィルタの従来の構成の一例を示すブロック図
である。
Claims (1)
- 【特許請求の範囲】 入力デジタルデータに対する演算項として少なくとも微
分演算項と２次微分演算項とを有し、各演算項のデータ
を時分割で出力するとともに各演算項に対応する所定の
パルス幅の信号を出力するデジタルフィルタ部と、 該デジタルフィルタ部より時分割で出力される上記各演
算項のデータをアナログ化するデジタル・アナログ変換
器と、 該デジタル・アナログ変換器よりアナログ信号が供給さ
れ、上記デジタルフィルタ部より供給される上記所定の
パルス幅の信号によって制御されるスイッチと、 該スイッチを介して上記所定のパルス幅の期間に上記デ
ジタル・アナログ変換器よりアナログ信号が供給される
積分回路とを備え、 上記デジタル・アナログ変換器から順次出力される上記
各演算項のデータに対応するアナログ信号を上記積分回
路において積分することにより上記各演算項の和に対応
するアナログ信号を得るようにしたことを特徴とするデ
ジタル・アナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60186982A JPH0681053B2 (ja) | 1985-08-26 | 1985-08-26 | デジタル・アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60186982A JPH0681053B2 (ja) | 1985-08-26 | 1985-08-26 | デジタル・アナログ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6247214A true JPS6247214A (ja) | 1987-02-28 |
| JPH0681053B2 JPH0681053B2 (ja) | 1994-10-12 |
Family
ID=16198127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60186982A Expired - Lifetime JPH0681053B2 (ja) | 1985-08-26 | 1985-08-26 | デジタル・アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681053B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02195860A (ja) * | 1989-01-21 | 1990-08-02 | Nitta Gelatin Inc | ハム・ソーセージ類およびその製法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6091726A (ja) * | 1983-10-25 | 1985-05-23 | Sony Corp | デジタル・アナログ変換装置 |
| JPS6096014A (ja) * | 1983-10-31 | 1985-05-29 | Nippon Telegr & Teleph Corp <Ntt> | トランスバ−サルフイルタ |
-
1985
- 1985-08-26 JP JP60186982A patent/JPH0681053B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6091726A (ja) * | 1983-10-25 | 1985-05-23 | Sony Corp | デジタル・アナログ変換装置 |
| JPS6096014A (ja) * | 1983-10-31 | 1985-05-29 | Nippon Telegr & Teleph Corp <Ntt> | トランスバ−サルフイルタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02195860A (ja) * | 1989-01-21 | 1990-08-02 | Nitta Gelatin Inc | ハム・ソーセージ類およびその製法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681053B2 (ja) | 1994-10-12 |
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