JPS6247757A - 時分割スイツチメモリの書込み誤り検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は時分割スイッチメモリの書込み誤り検出方式に
関する。

〔従来の技術〕

従来、時分割電子交換機の交換処理において時分割スイ
ッチメモリに接続情報を書込むが、重要な情報であるた
め書込んだ内容をすぐに読出して正しい内容が書込まれ
たか否かを比較して確認する処理を行い、正しくなけれ
ば障害としてアラームを表示するプログラム構成となっ
ている。

〔発明が解決しようとする問題点〕

しかしながら、交換機の信頼性から言ってもこの比較に
よって誤りが発生する確率は非常に小さいものであり、
またスイッチメモリへの誓込みはトラヒックが高いとき
に集中して多くなる処理であるため、毎回、毎回プログ
ラムによって比較して誤りのないことを確認する方法は
実時間処理の立場からは効率がよくないという欠点があ
る。

〔問題点を解決するための手段〕

本発明によると時分割スイッチメモリの書込みにおいて
、１回の書込み時に書込み、読出しの両モードをつくる
制御回路と、書込みアドレスラッ子回路と、書込みデー
タのラッチ回路と、書込み直１ｏ＝ａ出しデータラッチ
回路と、前記書込み、読出し両データの比較回路とを含
へ比較結果より誤りを検出した場合にマイクロプロセッ
サに割込み処理を発生させ割込み処理中に誤りの発生し
たアドレス及びデータを認識することを特徴とする時分
割スイッチメモリの書込み誤り検出方式が得られる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。メ
モリスイッチ１１を制御する時分割スイッチメモリ１０
にマイクロプロセッサ１が呼の接続情報を書込む時、ま
ず書込むアドレスを送出し、アドレスラッチ回路３にラ
ッチさせる。次に書込みデータを送出し、書込みデータ
ラッチ回路５にラッチさせ、且つゲート回路８を介して
スイッチメモリ１０に書込む。

このとき、書込み、読出しモード制御回路２は書込みモ
ードであるが、書込みが終了するとすぐに読出しモード
となり、書込まれたデータが読出され、読出しデータラ
ッチ回６９にラッチされる。

この読出しデータと搭込φデータを比較回路１３におい
て比較し、両者が等しくない場合には、フリップフロッ
プ１２がセットされる。プリップフロップ１２がセット
されると処理質行中のマイクロプロセッサ１に割込みが
発生し、割込み処理ルーチン中でゲート回路１４を介し
てフリップフロップ１２を見ることによりスイッチメモ
リ１０の誓込み誤りによる割込みであることを認識し、
書込各課りの発生したアドレス、書込へデータ、読出し
データはそれぞれ回路３．５．６を介して認識すること
ができる。また、書込み誤りのない場合にはフリップフ
ロップ１２はセットされないので、マイクロプロセッサ
は通常処理をそのまま実行する。さらに、従来のように
スイッチメモリ１０の内容をランダムに読出したい場合
には、アト１７スを送出し、ラッチ回路９、ゲート回路
７を介して読出すことができる。

第２図に本実施例のタイミングチャートを示“ｒｏ（Ａ
）ｉｄマイクロプロセッサ１の書込与信号であり、Ｌレ
ベルで書込むが、ＬからＨへの立上り２１でデータのラ
ッチを行う。（Ｂ）はスイッチメモリ１０の書込み、読
出しモード制御信号で、Ｌ１ノベル２２が臀込みモード
、Ｈレベル２３が読出しモードである。（Ｃ）は書込み
後の読出しデータのラッチ信号で、立上り２４において
ラッチする。この後に比較回路で比較されるが、ハード
ウェア回路による書込み誤り検出処理はプログラムによ
るよりも速いため、プログラムが連続的にスイッチの書
込みを行っても充分間に合う。このようにして、プログ
ラムはスイッチメモリに誓込み操作を行うのみでよく、
書込み誤りの発生した場合には割込みにより誤りの発生
を認識することができる。

〔発明の効果〕

以上説明したように本発明は、従来プログラム処理で行
っていた時分割スイッチメモリ書込み誤り検出処理をハ
ードウェア回路で行い、誤り発生時には割込みを発生さ
せてプログラムに認識させることにより、書込み誤りの
発生しない正常処理においては書込み毎に誤り検出処理
を行う必要が全くなくなり、交換機の実時間処理の効率
が上がるという効果がある。

【図面の簡単な説明】

ぶ１図は１本発剪の一実施例のブロック図、第２［ｉＤ
１オニ−◆ｐイ翼ガへチャートに示、Ｖ。 １・・・・・・マイクロプロセッサ、２°°・°・・書
込み、請出しモード制御回路、３・・・・・・書込みア
ドレスラッチ回路、４・・・・・・ゲート回路、５・・
・・・・書込みデータラッチ回路、６・・・・・・ゲー
ト回路、７・・・・・・ゲート回路、８・・・・・・ゲ
ート回路、９・・・・・・読出しデータラッチ回路、１
０・・・・・・時分割スイッチメモリ、１１・・・・・
・メモリスイッチ、１２・・・・・・フリップフロップ
、１３・・・・・・比較回路、１４・・・・・・ゲート
回路。

Claims (1)

【特許請求の範囲】
1. 時分割スイッチメモリの書込みにおいて、１回の書込み
   時に書込み、読出しの両モードをつくる制御回路と、書
   込みアドレスラッチ回路と、書込みデータのラッチ回路
   と、書込み直後の読出しデータラッチ回路と、前記書込
   み、読出し両データの比較回路とを含み、比較結果より
   誤りを検出した場合にマイクロプロセッサに割込み処理
   を発生させ割込み処理中に誤りの発生したアドレス及び
   データを認識することを特徴とする時分割スイッチメモ
   リの書込み誤り検出方式。