JPS6275842A - 演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はオペレーション転送を実行する演算装置に関す
る。

〔発明の技術的背景と七の問題点〕

近年、従来のパソコンやインテリジェントターミナルあ
るいはグラフィック端末とは異なる、高機能ワークステ
ーションが注目を浴びてきている。ワークステーション
は、マンマシンインタフェースが最ｉｉ要な設計要素と
なシ、中でも七の中核となる表示技術についてはパ、４
３度な１践能が要求される。従来よシある文字表示に加
え。

固形・イメージが目出に融合出来るビットマツプ制御技
術が必須とされる。

上記ビットマツプ制御を実現するにあたっては、オペレ
ーション転送のためのハトウェア。

い１っゆる演算装置が必要となる。オペレーション転送
とは、ソースアドレスとデスティネーションアドレス、
そしてファンクションの３つを指定することにより、ソ
ースデータとデスティネーションデータに対し、ファン
クションコードに従かった論理演算を行ない、その論理
演算結果をデスティネーションアドレス位置に書込む操
作をいう。このことにより、ある範囲内のデータ、例え
ばディスプレイであれば任意の矩形エリア内のデータに
対しこの操作を施し、文字・図形、イメージのドツト展
開を高速に実現出来る。

オペレーション運送を実行するハードフェアを第３図に
、その基本動作シーケンスを第４図に示す。オペレーシ
ョン転送ハードウエアは論理演算回路（ＡＬＵ３ｚ）を
主構成要素とし、ソースデータリードーデスティネーシ
璽ンデータリードーデスティネーシヲンライト（演算結
果斗込み）を１転送サイクルとし、コモンメモリ３２に
格納された文字・図形・イメージ等の情報をピットマッ
プメ七す３３ヘドツト展開するものである。尚、３４は
パスコントロールグー　）　、、？　５はファンクショ
ンレ・ノスタ、３６はメモリパス、３７はソースデータ
ライン１．ｔ８はデスティネーションデータラインであ
る。又第４図の基本動作シーケンスにおいて、ソース及
びデスティネーシ碧ン、ファンクションは既にセットさ
れているものです。

ところで、上記オペレーション転送ハードウエアによれ
ば、あるエリア内を全て＠１′もしくは“０′とする場
合であっても上記基本動作シーケンスの繰返しが必要と
なる。従って、プログラマは都度ぞのＩ？ラメータをセ
ットする必要があり負担が大きかった。

〔発明の目的〕

本発明は上記事情に鑑みてなされたものであり、あるエ
リア内を全て′１″又は“Ｏｍに設定する必要が生じた
ときのみソースアドレスのノ！ラメータセットを不要と
し、デスティネーションのセットのみでオールクリア・
オールセットを実現することによりプログデマの負担軽
減をはかった演算装置を提供することを目的とする。

〔発明の概要〕

本発明は上記目的を達成するため、あるエリア内を全て
１１＃又は１０”に設定するクリアセットモードを新設
し、これを検出することによりソースデータリードの動
作シーケンスをキップしてオペレーション転送を実行す
る構成とした。このため、上記モードを検出するデコー
ダと該デコーダにてクリアセットモードが検出されたと
き上記動作シーケンスを可変とするシーケンス制御回路
とを付加した。

このことによりプログラマ（ファームウェア）の負担が
軽減され、且つ、クリアセットモー１時の処理速度の改
善をはかることが出来る。

〔発明の実施例〕

以下図面を使用して本発明に関し詳細に説明する。第１
図は本発明の実施例を示すブロック図である。図におい
て１１は指定されたオペレーションを実行する論理演算
回路（ＡＬＵ）である。第４レーシヨンモードとして、
従来よりある、ＯＲ、ＡＮＤ　、ＩＮＶＥＲＴ等論理演
算モードの他に、クリアモードセットが新設される。

このモードはファンクシランレジスタ１２に設定される
。１３はデコーダである。デコーダ１３はファンクシ１
ンレゾスタ１２に設定されたモードの解析を行ないシー
ケンス制御回路１４に通知する。シーケンス制御回路１
４は解析されたモードに従がい、あらかじめ定められた
シーケンスに従がい、メモリのＲＥＭ〆■ＩＴＥ等各種
制御信号全各種制御信号５はデスティネーションデータ
を制御するダート回路、１６はメモリパスでちる。

第２図は本発明におけるクリアセット時の動作シーケン
スを示す図でちる。尚、この図にてファンクション等の
パラメータは既にセットされているものとする。

以下１本発明実施例の動作につき詳細に説明する。通常
はシーケンス制御回路１４によって指示される動作シー
ケンスに従かいダート回路１５経由でデスティネーショ
ンデータを読出し、論理演算回路１１の一方の入力端子
へ供給し、既に他方の入力端子へ供給されであるソース
データと指定ファクションに従って論理演算を行ない、
上記ｆ−ト回路１５経由で図示されないデスティネーシ
ヲンパスＷＲ装置て１サイクルが終了する。この基本動
作シーケンスは第４図に示すとおりである。

次に、クリアセットモード時の動作につき説明する。ま
ず、ファンクン１ンレジスタ１２にファンクシ１ンコー
ドが設定される。デコーダ１３は上記ファンクンランレ
ジスタ１２ＶＣセツトされたファンクションコードを解
析し、オールセットあるいはオールクリアであることを
認識すると、シーケンス制御回路１４に対し、クリアセ
ットモードと称されるモード信号を送出する。シーケン
ス制御回路１４はこの信号を受信することによりクリア
セットモードとなる。

クリアセットモードでは第２図にその動作シーケンスが
示される様にソースリードの動作がなくなり、デステイ
ネーシ１ンリードのみが存在する動作シーケンスとなり
、それに従う制御信号がシーケンス制御回路１４によっ
て生成される。

尚、シーケンス制御回路１４の内部構成等詳述しないが
、シーケンスのスキップ制御等については従来からある
通常の回路構成で済むものであり、ここではあえて説明
を省略してある。

〔発明の効果〕

以上説明の様に本発明に従えば、クリアセットモード時
、ソースリードの動作は不要となるためデスティネーシ
璽ンリードで済み、従ってＡラメータ設定のための操作
が半減するため、プログラマの負担は軽減される。又、
このことによりソース側のパスは開放され、従ってこの
パスを他目的に使用出来るため、パスの使用効率があが
る、あるいはソースリード動作が不要となるため、処理
速度の向上がはかれるといった派生効果も生じる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図はそ
の動作シーケンスを示す図、第３図は従来のこの種演算
装置の内部構成を示すブロック図、第４図はその基本動
作シーケンスを示す図である。 １１・・・論理演算回路（ＡＬＵ）、１２・・・ファン
クションレジヌタ、１　ｊ−・・デコーダ、１４−・・
シーケンス制御回路、１５・−１’−）回路、１６・・
・メモリパス。 出願人代理人　　弁理士　鈴　江　武　音用１図 第２図

Claims (1)

【特許請求の範囲】
1. ソースアドレスとデスティネーションアドレス、そして
   ファンクションの３つを指定することによりソースデー
   タとデスティネーションデータに対しそのファンクショ
   ンに従がう論理演算を行ないその結果をデスティネーシ
   ョンアドレス位置に格結してある範囲内のデータを対象
   にオペレーション転送を実行する演算装置において、上
   記ファンクションのコードが設定されるファンクション
   レジスタと、該レジスタに設定されたファンクションコ
   ードを解読し、あるエリアの内容を全て“１”もしくは
   “０”に設定するクリアセットモードを検出するデコー
   ダと、該デコーダにてクリアセットモードが検出された
   とき、ソースアドレスによつて指定されるソースデータ
   ＲＥＡＤ動作をスキップしてオペレーション転送の実行
   シーケンスをコントロールするシーケンス制御回路とを
   具備することを特徴とする演算装置。