JPS6249590A - 高速画像処理装置 - Google Patents
高速画像処理装置Info
- Publication number
- JPS6249590A JPS6249590A JP60188552A JP18855285A JPS6249590A JP S6249590 A JPS6249590 A JP S6249590A JP 60188552 A JP60188552 A JP 60188552A JP 18855285 A JP18855285 A JP 18855285A JP S6249590 A JPS6249590 A JP S6249590A
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- JP
- Japan
- Prior art keywords
- image
- pattern
- image processing
- memory
- high speed
- Prior art date
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- Pending
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- Closed-Circuit Television Systems (AREA)
- Image Analysis (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は入力パターンを基準パターンと比較し検査する
高速画像処理装置に関する。
高速画像処理装置に関する。
従来基準パターンと入力パターンを比較し検査する高速
画像処理システムは第３図にように構成されていた。同
図において、■は主メモリ、■はプロセッサ、■は大容
量メモリ、（イ）はバスインタフェース、■はＩＴＶコ
ントローラ、■は画像処理プロセッサ、■は基準パター
ンを保持する画像メモリ、■は比較結果（この場合、速
準パターンと被検査パターンの差）を保持する画像メモ
リ、（２０）はＩＴＶコントローラ■により制御される
被検査パターン入力用ＩＴＶカメラ、（１００）は演算
制御部ＣＰＵ （３０）と画像処理部（４０）とを接続
するバス、（２００）はパターンデータ（画像データ）
を高速に転送する画像バスである。 ｃｐｕ（３０）側
の大容量メモリ■に記憶され九基準パターンはプロセッ
サ（２）により主メモリ■、バスインタフェース（イ）
、バス（１００）を経て画像メモリ■に保持される。こ
の画像メモリ■の基準パターンは画像処理プロセッサ０
に転送され、一方ＩＴＶカメラ（２０）から入力された
被検査パターン入力と比較され、比較結果は画像メモリ
（ハ）に保持され、さらｌこ演算制御部ＣＰＬＩ （３
０）に送られる。
画像処理システムは第３図にように構成されていた。同
図において、■は主メモリ、■はプロセッサ、■は大容
量メモリ、（イ）はバスインタフェース、■はＩＴＶコ
ントローラ、■は画像処理プロセッサ、■は基準パター
ンを保持する画像メモリ、■は比較結果（この場合、速
準パターンと被検査パターンの差）を保持する画像メモ
リ、（２０）はＩＴＶコントローラ■により制御される
被検査パターン入力用ＩＴＶカメラ、（１００）は演算
制御部ＣＰＵ （３０）と画像処理部（４０）とを接続
するバス、（２００）はパターンデータ（画像データ）
を高速に転送する画像バスである。 ｃｐｕ（３０）側
の大容量メモリ■に記憶され九基準パターンはプロセッ
サ（２）により主メモリ■、バスインタフェース（イ）
、バス（１００）を経て画像メモリ■に保持される。こ
の画像メモリ■の基準パターンは画像処理プロセッサ０
に転送され、一方ＩＴＶカメラ（２０）から入力された
被検査パターン入力と比較され、比較結果は画像メモリ
（ハ）に保持され、さらｌこ演算制御部ＣＰＬＩ （３
０）に送られる。
上記従来のシステムでは基準パターンが演算制御部（３
０）に接続された大容量メモリ■に記憶されていたため
、基準パターンの画像処理部（４０）への転送時間を多
く必要゛とし高速のパターン検査ができない欠点があっ
た。
０）に接続された大容量メモリ■に記憶されていたため
、基準パターンの画像処理部（４０）への転送時間を多
く必要゛とし高速のパターン検査ができない欠点があっ
た。
本発明は前記従来の欠点を除去し高速のパターン検査を
可能とする高速画像処理装置を提供することを目的とす
る。
可能とする高速画像処理装置を提供することを目的とす
る。
本発明は画像処理部に大容量メモリを制御するコントロ
ーラと、このコントローラに制御それて大容量メモリか
ら基準ばターンを受けてパターン毎に順次切替えられて
記憶し読出し後は新パターンを順次記憶できる複数の画
像メモリと、 ＩＴＶカメラ入力パターン（被検査パタ
ーン）とそれに対応する前記画像メモリからの基準パタ
ーンとを入力して比較処理して結果を演算制御部に通知
する画像処理プロセッサと、被検査パターン及び各画像
メモリからの基準パターンを前記画像処理プロセッサへ
転送するための、それぞれに専用の高速バスとを具備さ
せることにより、その目的を達成したものである。
ーラと、このコントローラに制御それて大容量メモリか
ら基準ばターンを受けてパターン毎に順次切替えられて
記憶し読出し後は新パターンを順次記憶できる複数の画
像メモリと、 ＩＴＶカメラ入力パターン（被検査パタ
ーン）とそれに対応する前記画像メモリからの基準パタ
ーンとを入力して比較処理して結果を演算制御部に通知
する画像処理プロセッサと、被検査パターン及び各画像
メモリからの基準パターンを前記画像処理プロセッサへ
転送するための、それぞれに専用の高速バスとを具備さ
せることにより、その目的を達成したものである。
第１図は本発明の一実施例を示すブロック図であり、第
３図と同一番号は同一機能の部分である。
３図と同一番号は同一機能の部分である。
また、■（１０）はそれぞれ画像メモリ、（１１）は大
容量メモリ■（例えばディスク）のコントローラで。
容量メモリ■（例えばディスク）のコントローラで。
大容量メモリ■に収納されている基準パターンを画像メ
モリ０又は（１０）に画像バス（２００）を経由して転
送するものである。 （１６）は画像処理プロセッサ、
（５０）は演算制御部ＣＰＵ、（６０）は高速画像処理
部である。第２図は第１図の画像処理プロセッサ（１６
）の内部構成を示し、（１６−１）（１６−６）はバス
インタフェース回路、（１６−２）は入力パターン（１
７）と基準パターン（１８）とをインタフェース回路（
１６−１）より入力して両者を比較するための減算回路
である。
モリ０又は（１０）に画像バス（２００）を経由して転
送するものである。 （１６）は画像処理プロセッサ、
（５０）は演算制御部ＣＰＵ、（６０）は高速画像処理
部である。第２図は第１図の画像処理プロセッサ（１６
）の内部構成を示し、（１６−１）（１６−６）はバス
インタフェース回路、（１６−２）は入力パターン（１
７）と基準パターン（１８）とをインタフェース回路（
１６−１）より入力して両者を比較するための減算回路
である。
又（１６−３）はカウンタ、（１６−４）は検査基準値
レジスタ、（１６−５）はカウンタ値と検査基準値の比
較回路である。
レジスタ、（１６−５）はカウンタ値と検査基準値の比
較回路である。
次に動作の説明をする。画像バス（２００）は独立した
複数のバスから成っており、各高速バス（ａ。
複数のバスから成っており、各高速バス（ａ。
ｂ、ｃ・・・）はそれぞれＴＶコントローラ０と画像処
理プロセッサ（１６）との間、あるいは画像メモリ（９
）や（１０）と画像処理プロセッサ（１６）との間等、
各部間での専用のデータ転送バスとして用いられる。
理プロセッサ（１６）との間、あるいは画像メモリ（９
）や（１０）と画像処理プロセッサ（１６）との間等、
各部間での専用のデータ転送バスとして用いられる。
ＩＴＶ （２０）から入力されたパターンはＴＶコント
ローラ０及びバス（ａ）を経由して画像処理プロセッサ
（１６）に入力される。一方大容量メモリ■からコント
ローラ（１１）によって制御されて、画像メモリ（９）
又は（１０）に記憶された基準パターンもそれぞれ専用
のバス（ｂ、ｃ等）によって必要時１こ画像処理プロセ
ッサ（１６）に入力され、１画素ずつ（２値データ）比
較される。もし差があればカウンタ（１６−２）が１つ
ずつ計数アップされる。このカウント値が多いと入力パ
ターンと基準パターンとの差が大きいことになる。そし
てカウンタ（１６−２）がレジスタ（１６−４）の保持
する検査基準値以上を計数するとその時点で入力パター
ンのＮＧが演算制御部（５０）に通知される。尚、基準
パターンは複数（上記例では２個）の画像メモリにその
数に応じた複数（同、２本）のバスを用いて１つのパタ
ーンの検査実行中に次の基準パターンを読出し済の画像
メモリに順次入力される。
ローラ０及びバス（ａ）を経由して画像処理プロセッサ
（１６）に入力される。一方大容量メモリ■からコント
ローラ（１１）によって制御されて、画像メモリ（９）
又は（１０）に記憶された基準パターンもそれぞれ専用
のバス（ｂ、ｃ等）によって必要時１こ画像処理プロセ
ッサ（１６）に入力され、１画素ずつ（２値データ）比
較される。もし差があればカウンタ（１６−２）が１つ
ずつ計数アップされる。このカウント値が多いと入力パ
ターンと基準パターンとの差が大きいことになる。そし
てカウンタ（１６−２）がレジスタ（１６−４）の保持
する検査基準値以上を計数するとその時点で入力パター
ンのＮＧが演算制御部（５０）に通知される。尚、基準
パターンは複数（上記例では２個）の画像メモリにその
数に応じた複数（同、２本）のバスを用いて１つのパタ
ーンの検査実行中に次の基準パターンを読出し済の画像
メモリに順次入力される。
本発明は以上のようになるものであって、大容量メモリ
の転送時間を複数の画像メモリを順次に用いることによ
ってカバーし、且つ複数の高速バスを各転送に専用に割
当てているので高速に多種類のパターンの検査が出来る
ようになる効果がある。
の転送時間を複数の画像メモリを順次に用いることによ
ってカバーし、且つ複数の高速バスを各転送に専用に割
当てているので高速に多種類のパターンの検査が出来る
ようになる効果がある。
第１図は本発明の一実施例を示すブロック図。
第２図は第１図の一部の詳細図、第３図は従来例を示す
ブロック図である。 １・・・主メモリ ２・・・システムプロセッサ
９．１０・・・画像メモリ １６・・・画像処理プロ
セッサ５０・・・演算制御部 ６０・・・高速画像
処理部１００・・・接続バス ２００・・・画像バ
スａ、ｂ、ｃ・・・高速バス 代理人 弁理士 井 上 −方 策１図 第３図
ブロック図である。 １・・・主メモリ ２・・・システムプロセッサ
９．１０・・・画像メモリ １６・・・画像処理プロ
セッサ５０・・・演算制御部 ６０・・・高速画像
処理部１００・・・接続バス ２００・・・画像バ
スａ、ｂ、ｃ・・・高速バス 代理人 弁理士 井 上 −方 策１図 第３図
Claims (1)
- 演算制御部と高速画像処理部とを具備してなり、その演
算制御部がシステム全体を制御するシステムプロセッサ
と主メモリとを有し、上記演算制御部とバス接続された
上記高速画像処理部は複数の夫々独立して働くバスによ
り構成される画像バスと、この画像バスに接続される複
数の画像メモリ、画像処理プロセッサおよび大容量メモ
リコントローラと、この大容量メモリコントローラに接
続された大容量メモリとより構成され、上記大容量メモ
リから上記大容量メモリコントローラ、画像バスを介し
て読み出して基準パターンを画像メモリに格納し、この
画像メモリからの基準パターンと入力パターンとを上記
画像処理プロセッサにおいて比較し、それらの差を累積
し基準値以上になると上記演算制御部に知らせることを
特徴とする高速画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188552A JPS6249590A (ja) | 1985-08-29 | 1985-08-29 | 高速画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188552A JPS6249590A (ja) | 1985-08-29 | 1985-08-29 | 高速画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6249590A true JPS6249590A (ja) | 1987-03-04 |
Family
ID=16225691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60188552A Pending JPS6249590A (ja) | 1985-08-29 | 1985-08-29 | 高速画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6249590A (ja) |
-
1985
- 1985-08-29 JP JP60188552A patent/JPS6249590A/ja active Pending
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