JPS6194142A - フア−ストイン／フア−ストアウト形メモリ - Google Patents
フア−ストイン／フア−ストアウト形メモリInfo
- Publication number
- JPS6194142A JPS6194142A JP59214012A JP21401284A JPS6194142A JP S6194142 A JPS6194142 A JP S6194142A JP 59214012 A JP59214012 A JP 59214012A JP 21401284 A JP21401284 A JP 21401284A JP S6194142 A JPS6194142 A JP S6194142A
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- 238000001514 detection method Methods 0.000 claims description 11
- 230000002401 inhibitory effect Effects 0.000 claims description 3
- 230000001174 ascending effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、高速で大容量を必要とするファーストイン／
ファーストアウト（ＦＩＦＯ）形メモリに関する。・ （従来の技術） 従来からＦＩＦＯ形メモダメモリ２図に示すように入力
レジスタから出力レジスタへ複数段の転送レジスタを設
けて構成していた。第２図において２１は入力レジスタ
、２２〜２４はそれぞれ転送レジスタ、２５は出力レジ
スタ、２６は制御回路である。
ファーストアウト（ＦＩＦＯ）形メモリに関する。・ （従来の技術） 従来からＦＩＦＯ形メモダメモリ２図に示すように入力
レジスタから出力レジスタへ複数段の転送レジスタを設
けて構成していた。第２図において２１は入力レジスタ
、２２〜２４はそれぞれ転送レジスタ、２５は出力レジ
スタ、２６は制御回路である。
第２図において入力レジスタ２１の内容が空の時に、Ｆ
ＩＦＯ形メモダメモリ可能状態になって外部からのデー
タを要求する。ここで、入力データが入力レジスタ２１
にセットされ、入力ストロープを入力すると入力データ
レジスタ２１の内容は一杯になって入力不可能状態にな
る。入力レジスタ２１にデータがあると、第１段の転送
レジスタ２２に上記のデータが転送され、入力レジスタ
２１の内容が再び空になって入力可能状態にな９次のデ
ータが要求される。第１段の転送レジスタ２２のデータ
は第２段の転送レジスタ２３の内容が空の時に転送され
、第１段の転送レジスタ２２の内容は空になって入力レ
ジスタ２１からの次のデータを待つ。
ＩＦＯ形メモダメモリ可能状態になって外部からのデー
タを要求する。ここで、入力データが入力レジスタ２１
にセットされ、入力ストロープを入力すると入力データ
レジスタ２１の内容は一杯になって入力不可能状態にな
る。入力レジスタ２１にデータがあると、第１段の転送
レジスタ２２に上記のデータが転送され、入力レジスタ
２１の内容が再び空になって入力可能状態にな９次のデ
ータが要求される。第１段の転送レジスタ２２のデータ
は第２段の転送レジスタ２３の内容が空の時に転送され
、第１段の転送レジスタ２２の内容は空になって入力レ
ジスタ２１からの次のデータを待つ。
以上のような動作を繰返して転送レジスタ２２に入力す
れば、出力レジスタ２５までデータが転送される。この
時、ＦＩＦＯ形メモリは出力可能状態となって外部から
の引取シが要求される。出力レジスタ２５のデータは出
力ストロープによシ引取られ、引取りと同時にＦＩＦＯ
形メモリは出力不可能状態となる。
れば、出力レジスタ２５までデータが転送される。この
時、ＦＩＦＯ形メモリは出力可能状態となって外部から
の引取シが要求される。出力レジスタ２５のデータは出
力ストロープによシ引取られ、引取りと同時にＦＩＦＯ
形メモリは出力不可能状態となる。
（発明が解決しようとする問題点）
以上のような動作をするＦＩＦＯ形メモリでは、入力レ
ジスタ１にデータをセットしてから出力レジスタ５にデ
ータが出力されるまでｎ段のレジスタ２２〜２４を経由
するため、長時間が費やされると云う欠点があった。ま
た、それぞれのレジスタを縦続接続しているため、レジ
スタ間の転送制御が複雑であって大容量化に適していな
いと云う欠点があった。
ジスタ１にデータをセットしてから出力レジスタ５にデ
ータが出力されるまでｎ段のレジスタ２２〜２４を経由
するため、長時間が費やされると云う欠点があった。ま
た、それぞれのレジスタを縦続接続しているため、レジ
スタ間の転送制御が複雑であって大容量化に適していな
いと云う欠点があった。
本発明の目的は、書込みアドレスと読出しアドレスとに
より昇順に従ってＲＡＭアドレスにデータを書込み、読
出す方式を採用することによシ上記欠点を除去し、高速
度、大容量に構成した７アーストイン／フアーストアウ
ト（ＦＩＦＯ）形メモリ全提供することにある。
より昇順に従ってＲＡＭアドレスにデータを書込み、読
出す方式を採用することによシ上記欠点を除去し、高速
度、大容量に構成した７アーストイン／フアーストアウ
ト（ＦＩＦＯ）形メモリ全提供することにある。
（問題点を解決するための手段）
本発明によるファーストイン／ファーストアウト形メモ
リは入力レジスタと、出力レジスタと、ＲＡＭと、書込
みアドレスカウンタと、読出しアドレスカウンタと、ア
ップダウンカウンタと、最小値検出回路と、最大値検出
回路とを具備して構成したものである。
リは入力レジスタと、出力レジスタと、ＲＡＭと、書込
みアドレスカウンタと、読出しアドレスカウンタと、ア
ップダウンカウンタと、最小値検出回路と、最大値検出
回路とを具備して構成したものである。
入力レジスタは、外部からのデータをラッチするための
ものでちる。
ものでちる。
出力レジスタは、外部へのデータをラッチするためのも
のでちる。
のでちる。
ＲＡＭは、入力レジスタに入力されたデータを格納する
ためのものである。
ためのものである。
書込みアドレスカウンタは、ＲＡＭへの書込みアドレス
を与え、書込みごとにカウントアツプするためのもので
ある。
を与え、書込みごとにカウントアツプするためのもので
ある。
読出しアドレスカウンタは、ＲＡＭ＼の読出しアドレス
を与え、読出しごとにカウントアツプするためのもので
ある。
を与え、読出しごとにカウントアツプするためのもので
ある。
アップダウンカウンタは、書込み／読出しの回数の差を
カウントするためのものである。
カウントするためのものである。
最小値検出回路は、アップダウンカウンタの出力の最小
値を検出して読出し動作を禁止するためのものである。
値を検出して読出し動作を禁止するためのものである。
最大値検出回路は、アップダウンカウンタの出力の最大
値を検出して書込み動作を禁止するためのものである。
値を検出して書込み動作を禁止するためのものである。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明によるファーストイン／ファーストア
ウト（ＦＩＦＯ）形メモリの一実施例を示すブロック図
である。第１図において１１はＲＡＭ１１２は書込みア
ドレスカウンタ、１３は読出しカウンタ、１４はアップ
ダウンカウンタ、１５は最大値検出回路、１６は最小値
検出回路、１７は入力レジスタ、１８は出力レジスタ、
１９は制御回路である。
ウト（ＦＩＦＯ）形メモリの一実施例を示すブロック図
である。第１図において１１はＲＡＭ１１２は書込みア
ドレスカウンタ、１３は読出しカウンタ、１４はアップ
ダウンカウンタ、１５は最大値検出回路、１６は最小値
検出回路、１７は入力レジスタ、１８は出力レジスタ、
１９は制御回路である。
第１図において、外部から信号線１０５を介して入力さ
れたデータは入力レジスタ１７へ入力ストロープによっ
てラッチされる。データがラッチされると制御回路１９
からのデータは入力不可能状態になる。入力レジスタ１
７上のデータは書込みアドレスカウンタ１２により示さ
れたアドレスでＲＡＭ１１に書込まれる。この書込みが
行われると、信号線１０２は再び入力可能状態になる。
れたデータは入力レジスタ１７へ入力ストロープによっ
てラッチされる。データがラッチされると制御回路１９
からのデータは入力不可能状態になる。入力レジスタ１
７上のデータは書込みアドレスカウンタ１２により示さ
れたアドレスでＲＡＭ１１に書込まれる。この書込みが
行われると、信号線１０２は再び入力可能状態になる。
書込みが完了すると書込みアドレスをカウントアツプす
るため、アップダウンカウンタ１４がカウントアツプさ
れる。アップダウンカウンタ１４の値は、最大値検出回
路１５でＲＡＭＩ ｉのバッファ容量一杯にデータが書
込まれたか否かを検出するためのものである。ＲＡＭＩ
１の内容が一杯であることを検出した時には、制御回
路１９で信号線１０５上の入力を不可能状態にして入力
動作を禁止する。逆に、アップダウンカウンタ１４の値
は最小値検出回路１６でＲＡＭＩ １のバッファに淋込
まれたデータがなく、読出すべきデータがない旨が検出
された時には、制御回路１９で信号線１０６上の出力を
不可能状態にして出力動作を禁止する。
るため、アップダウンカウンタ１４がカウントアツプさ
れる。アップダウンカウンタ１４の値は、最大値検出回
路１５でＲＡＭＩ ｉのバッファ容量一杯にデータが書
込まれたか否かを検出するためのものである。ＲＡＭＩ
１の内容が一杯であることを検出した時には、制御回
路１９で信号線１０５上の入力を不可能状態にして入力
動作を禁止する。逆に、アップダウンカウンタ１４の値
は最小値検出回路１６でＲＡＭＩ １のバッファに淋込
まれたデータがなく、読出すべきデータがない旨が検出
された時には、制御回路１９で信号線１０６上の出力を
不可能状態にして出力動作を禁止する。
ＲＡＭＩＩに読出しデータが残っている場合には、書込
み動作と合致しないタイミングで読出しアドレスカウン
タ１３の指示するアドレスからデータを読出し、出力レ
ジスタ１８にラッチし、信号線１０４上の出力可能信号
を可の状態にする。
み動作と合致しないタイミングで読出しアドレスカウン
タ１３の指示するアドレスからデータを読出し、出力レ
ジスタ１８にラッチし、信号線１０４上の出力可能信号
を可の状態にする。
出力可能の状態ではデータは読出されない。出力可能の
状態の時には、外部へのデータが読出し可能な状態であ
る。上記データが信号線１０３上の出力ストローブによ
り読出された時には、即時に信号線１０４上の出力可能
信号が不可能状態に変シ、次のデータ読出し動作に入る
。出力レジスタ１８への読出し完了時には読出しアドレ
スカウンタ１５がカウントアツプされ、アップダウンカ
ウンタ１４がカウントダウンされる。アップダウンカウ
ンタ１４は上に説明した書込み動作と読出し動作とでア
ップダウンを行い、ＲＡＭ１１上に読出されるべきデー
タの数量をカウントしている。
状態の時には、外部へのデータが読出し可能な状態であ
る。上記データが信号線１０３上の出力ストローブによ
り読出された時には、即時に信号線１０４上の出力可能
信号が不可能状態に変シ、次のデータ読出し動作に入る
。出力レジスタ１８への読出し完了時には読出しアドレ
スカウンタ１５がカウントアツプされ、アップダウンカ
ウンタ１４がカウントダウンされる。アップダウンカウ
ンタ１４は上に説明した書込み動作と読出し動作とでア
ップダウンを行い、ＲＡＭ１１上に読出されるべきデー
タの数量をカウントしている。
（発明の効果）
本発明は以上説明したよう番こ、書込みアドレスと読出
しアドレスとにより昇；頃に従ってＲＡＭアドレスにデ
ータを書込み、読出す方式を採用することにより、ＲＡ
Ｍを転送レジスタの代りに使用することができ、高速で
大容量のＦＩＦＯ形メモシを容易に実現できるという効
果がある。
しアドレスとにより昇；頃に従ってＲＡＭアドレスにデ
ータを書込み、読出す方式を採用することにより、ＲＡ
Ｍを転送レジスタの代りに使用することができ、高速で
大容量のＦＩＦＯ形メモシを容易に実現できるという効
果がある。
第１図は、本発明によるＦＩＦＯ形メモリの一実施例を
示すブロック図でおる。 第２図は、従来技術によるＦ Ｉ ’Ｆ Ｏ形メモリの
−ｆ４Ｊを示すブロック図でｂる。 １１・・畳ＲＡＭ １２〜１４・・・カウンタ １５・・・最大値検出回路 １６・・・最小値検出回路 １７．１１．２１〜２５・・・レジスタ１９．２６・・
弗制御回路
示すブロック図でおる。 第２図は、従来技術によるＦ Ｉ ’Ｆ Ｏ形メモリの
−ｆ４Ｊを示すブロック図でｂる。 １１・・畳ＲＡＭ １２〜１４・・・カウンタ １５・・・最大値検出回路 １６・・・最小値検出回路 １７．１１．２１〜２５・・・レジスタ１９．２６・・
弗制御回路
Claims (1)
- 外部からのデータをラッチするための入力レジスタと
、外部へのデータをラッチするための出力レジスタと、
前記入力レジスタに入力されたデータを格納するための
ＲＡＭと、前記ＲＡＭへの書込みアドレスを与え、書込
みごとにカウントアップするための書込みアドレスカウ
ンタと、前記ＲＡＭへの読出しアドレスを与え、読出し
ごとにカウントアップするための読出しアドレスカウン
タと、前記書込み／読出しの回数の差をカウントするた
めのアップダウンカウンタと、前記アップダウンカウン
タの出力の最小値を検出して読出し動作を禁止するため
の最小値検出回路と、前記アップダウンカウンタの出力
の最大値を検出して書込み動作を禁止するための最大値
検出回路とを具備して構成したことを特徴とするファー
ストイン／ファーストアウト形メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59214012A JPS6194142A (ja) | 1984-10-12 | 1984-10-12 | フア−ストイン／フア−ストアウト形メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59214012A JPS6194142A (ja) | 1984-10-12 | 1984-10-12 | フア−ストイン／フア−ストアウト形メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6194142A true JPS6194142A (ja) | 1986-05-13 |
Family
ID=16648806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59214012A Pending JPS6194142A (ja) | 1984-10-12 | 1984-10-12 | フア−ストイン／フア−ストアウト形メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194142A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373324A (ja) * | 1986-09-05 | 1988-04-02 | Fujitsu Ltd | バ−コ−ド読取装置用メモリ制御方式 |
| US4878197A (en) * | 1987-08-17 | 1989-10-31 | Control Data Corporation | Data communication apparatus |
| JPH038015A (ja) * | 1989-06-06 | 1991-01-16 | Hitachi Ltd | ディスクドライブ制御装置 |
| JPH0464868U (ja) * | 1990-10-18 | 1992-06-04 | ||
| JP2007035120A (ja) * | 2005-07-25 | 2007-02-08 | Seiko Epson Corp | シーケンシャルアクセスメモリ |
| JP2012522986A (ja) * | 2009-04-03 | 2012-09-27 | アナログ デバイシス， インコーポレイテッド | シングルポートメモリを伴うデジタル出力センサｆｉｆｏバッファ |
-
1984
- 1984-10-12 JP JP59214012A patent/JPS6194142A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373324A (ja) * | 1986-09-05 | 1988-04-02 | Fujitsu Ltd | バ−コ−ド読取装置用メモリ制御方式 |
| US4878197A (en) * | 1987-08-17 | 1989-10-31 | Control Data Corporation | Data communication apparatus |
| JPH038015A (ja) * | 1989-06-06 | 1991-01-16 | Hitachi Ltd | ディスクドライブ制御装置 |
| JPH0464868U (ja) * | 1990-10-18 | 1992-06-04 | ||
| JP2007035120A (ja) * | 2005-07-25 | 2007-02-08 | Seiko Epson Corp | シーケンシャルアクセスメモリ |
| JP2012522986A (ja) * | 2009-04-03 | 2012-09-27 | アナログ デバイシス， インコーポレイテッド | シングルポートメモリを伴うデジタル出力センサｆｉｆｏバッファ |
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