JPS6249665A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6249665A JPS6249665A JP18868085A JP18868085A JPS6249665A JP S6249665 A JPS6249665 A JP S6249665A JP 18868085 A JP18868085 A JP 18868085A JP 18868085 A JP18868085 A JP 18868085A JP S6249665 A JPS6249665 A JP S6249665A
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- JP
- Japan
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- gate electrode
- film
- ion
- layer
- polysilicon film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭＯ８型電界効果トランジスタの製造方法に係
り、特にトランジスタ内部の電界集中を緩和したトラン
ジスタの製造方法に関する。
り、特にトランジスタ内部の電界集中を緩和したトラン
ジスタの製造方法に関する。
現在ＭＯ８型電界効果トランジスタの寸法は高集積化の
ために縮少化が進んでいるが、これによる問題の一つに
ドレイン近傍の′電界集中の影響がある。これは素子寸
法が小さくなるにもかかわらず、電源１１ＥＥが低減さ
れないために起こるものである。これによりドレイン近
傍で加速された電子は、ホットエレクトロンやホットキ
ャリア発生の原因の１つとなっている。そしてゲート酸
化膜にトラップされた電子は、しきい値シフトの原因と
なり１Ｍ０８）ランジスタの信頼性が低下する。
ために縮少化が進んでいるが、これによる問題の一つに
ドレイン近傍の′電界集中の影響がある。これは素子寸
法が小さくなるにもかかわらず、電源１１ＥＥが低減さ
れないために起こるものである。これによりドレイン近
傍で加速された電子は、ホットエレクトロンやホットキ
ャリア発生の原因の１つとなっている。そしてゲート酸
化膜にトラップされた電子は、しきい値シフトの原因と
なり１Ｍ０８）ランジスタの信頼性が低下する。
このようなドレイン近傍の電界集中を緩和させ、ホット
エレクトロンやホットキャリアの発生を弱め、さらにし
きい値変動を減少させる方法として、種々のデバイス構
造が提案されてきた。その１つに第２図に示すようなＬ
ＤＤ （Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ）構造
がある。これはドレインのゲート方向に不純物濃度の低
いｎ一層を形成し、これによりドレイン近傍の電界を緩
和しようとするものである。これは低濃度の１層３を形
成するのにゲート電極５をマスクに不純物をイオン注入
したのち、ゲート電極５の側壁部に形成した絶縁膜４を
マスクに不純物をイオン注入して高濃度の叶層を形成し
ている。このようにＬＤＤ構造を造る場合、一般にゲー
ト電極側壁にイオン注入のためのマスク材として酸化膜
等の絶縁膜が用いられている。
エレクトロンやホットキャリアの発生を弱め、さらにし
きい値変動を減少させる方法として、種々のデバイス構
造が提案されてきた。その１つに第２図に示すようなＬ
ＤＤ （Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ）構造
がある。これはドレインのゲート方向に不純物濃度の低
いｎ一層を形成し、これによりドレイン近傍の電界を緩
和しようとするものである。これは低濃度の１層３を形
成するのにゲート電極５をマスクに不純物をイオン注入
したのち、ゲート電極５の側壁部に形成した絶縁膜４を
マスクに不純物をイオン注入して高濃度の叶層を形成し
ている。このようにＬＤＤ構造を造る場合、一般にゲー
ト電極側壁にイオン注入のためのマスク材として酸化膜
等の絶縁膜が用いられている。
しかし、このＬＤＤ構造でもホットエレクトロンの発生
を完全に抑えることはできず、「層３と側壁の絶縁膜４
の界面に電子６が注入されてしまう。
を完全に抑えることはできず、「層３と側壁の絶縁膜４
の界面に電子６が注入されてしまう。
この注入された電子６により、「層３と側壁の絶縁膜４
の界面が負に帯電するため、チャネル部を流れる電子は
ｎｉでは反発されて界面付近を流れることができなくな
る。このため１層での抵抗が増大し、電流駆動能力の低
下等の問題を引き起こしてしまう。したがってＬＤＤ構
造を用いたトランジスタにおいては、側壁の絶縁膜とｎ
層の界面に注入、捕獲された電子による影響を緩和ある
いは消失するようなＬＤＤ構造の製造方法が必要となっ
て来る。
の界面が負に帯電するため、チャネル部を流れる電子は
ｎｉでは反発されて界面付近を流れることができなくな
る。このため１層での抵抗が増大し、電流駆動能力の低
下等の問題を引き起こしてしまう。したがってＬＤＤ構
造を用いたトランジスタにおいては、側壁の絶縁膜とｎ
層の界面に注入、捕獲された電子による影響を緩和ある
いは消失するようなＬＤＤ構造の製造方法が必要となっ
て来る。
この発明はＬＤＤｑ造を用いたトランジスタの製造工程
において、トランジスタの電流駆動能力の低下を抑える
ようなゲート電極構造を得ることを可能とした、半導体
装置の製造方法を提供することを目的とする。
において、トランジスタの電流駆動能力の低下を抑える
ようなゲート電極構造を得ることを可能とした、半導体
装置の製造方法を提供することを目的とする。
本発明は第１図に示すように、低濃度領域５を形成した
のち、第１のゲート電極３の側壁に第２のゲート戒稀６
を自己整合的に形成し、第１１第２のゲート電極をマス
クに不純物をイオン注入し、高濃度領域のソース、ドレ
イン８を形成する方法である。
のち、第１のゲート電極３の側壁に第２のゲート戒稀６
を自己整合的に形成し、第１１第２のゲート電極をマス
クに不純物をイオン注入し、高濃度領域のソース、ドレ
イン８を形成する方法である。
この発明によれは、低濃度領域上にもゲート電極が形成
されるため、低濃度領域とその上の絶縁膜との界面に注
入、捕獲されたホットエレクトロンと基板間に生じる電
界を緩和し、チャネルを流れるキャリアが低濃度層内で
も界面付近を流れることができることを可能にし、トラ
ンジスタの電流駆動能力が低下することを防ぐことがで
きる。
されるため、低濃度領域とその上の絶縁膜との界面に注
入、捕獲されたホットエレクトロンと基板間に生じる電
界を緩和し、チャネルを流れるキャリアが低濃度層内で
も界面付近を流れることができることを可能にし、トラ
ンジスタの電流駆動能力が低下することを防ぐことがで
きる。
本発明の一実施例を＠１図を用し、）で説明する。
まず、たとえば、第１図（ａ）に示すようにＰ型の主熱
酸化膜２を例えば２００Ａ〜４００Ａ程度形成したのち
、計ホリシリコン膜を用いた第１のゲート電極３を形成
する。次に第１図Φ）に示すように、リンイオン（Ｐ＋
−）４を例えば加速電圧３５Ｋｅｖのｏｓｚｉｉ２ Ｘ
ｌ Ｏ”Ｃｒｒｒ’程度イオン注入シ、＜ＦＨＩ度（
７） ｎ 層５を形成する。次に第１図（Ｑに示すよう
に、全面にポリシリコン膜６をＣＶＤ技術を用いて堆積
させる。次に、反応性イオンエツチングにより前記のポ
リシリコン膜６を異方性エツチングすることにより、第
１図（ｄ）に示すように、第１のゲート電極３の側壁部
に残置させ、第２のゲート電極を形成する。次に第１図
（ｅ）に示すように、ヒ素イオン（Ａｓ’）７ｒｅ例、
ｔＧｉ加ｍ電ＥＥ５０Ｋｅｖ、ＤＯ８ＩＣ量１．８×１
が’ａｔｆ” 程度イオン注入し、高濃度の「層８を形
成することによりＬＤＤ構造のトランジスタを形成する
ことができる。このように形成したＬＤＤ構造のトラン
ジスタでは、第１のゲート電極３と第２ゲート電極６が
同じポリシリコン膜で形成されているため、電気的に１
通性がある。
酸化膜２を例えば２００Ａ〜４００Ａ程度形成したのち
、計ホリシリコン膜を用いた第１のゲート電極３を形成
する。次に第１図Φ）に示すように、リンイオン（Ｐ＋
−）４を例えば加速電圧３５Ｋｅｖのｏｓｚｉｉ２ Ｘ
ｌ Ｏ”Ｃｒｒｒ’程度イオン注入シ、＜ＦＨＩ度（
７） ｎ 層５を形成する。次に第１図（Ｑに示すよう
に、全面にポリシリコン膜６をＣＶＤ技術を用いて堆積
させる。次に、反応性イオンエツチングにより前記のポ
リシリコン膜６を異方性エツチングすることにより、第
１図（ｄ）に示すように、第１のゲート電極３の側壁部
に残置させ、第２のゲート電極を形成する。次に第１図
（ｅ）に示すように、ヒ素イオン（Ａｓ’）７ｒｅ例、
ｔＧｉ加ｍ電ＥＥ５０Ｋｅｖ、ＤＯ８ＩＣ量１．８×１
が’ａｔｆ” 程度イオン注入し、高濃度の「層８を形
成することによりＬＤＤ構造のトランジスタを形成する
ことができる。このように形成したＬＤＤ構造のトラン
ジスタでは、第１のゲート電極３と第２ゲート電極６が
同じポリシリコン膜で形成されているため、電気的に１
通性がある。
したがって、トランジスタがＯＮの状態にあるときは、
第２のゲート１極６にも正の電圧がかがり１１層５とゲ
ート陵化膜２の界面に注入、捕獲されたホットエレクト
ロンとｎ一層５の間に生じる電界を緩和することになる
。したがってチャネル部を流れる電子は「層５の中でも
、捕獲されたホットエレクトロンに反発されることなく
、界面付近を流れることができ、電流駆動能力を低下さ
せることなく、良好なトランジスタ特性を得ることがで
きる。
第２のゲート１極６にも正の電圧がかがり１１層５とゲ
ート陵化膜２の界面に注入、捕獲されたホットエレクト
ロンとｎ一層５の間に生じる電界を緩和することになる
。したがってチャネル部を流れる電子は「層５の中でも
、捕獲されたホットエレクトロンに反発されることなく
、界面付近を流れることができ、電流駆動能力を低下さ
せることなく、良好なトランジスタ特性を得ることがで
きる。
ここでは、堆積したポリシリフン膜６をそのまま使用し
ているが、堆積後に拡散あるいはイオン注入によりリン
イオン（Ｐ＋）をメリシリコン膜６に導入してｎ＋ポリ
シリコンにしておいてもよい。
ているが、堆積後に拡散あるいはイオン注入によりリン
イオン（Ｐ＋）をメリシリコン膜６に導入してｎ＋ポリ
シリコンにしておいてもよい。
こうすれば、第２のゲー）’１ｔ８Ｒの抵抗を下げるこ
とができるため、ＬＳＩのアクセス時間を短縮すること
もできる。また、第１のゲート電極として酸化速度の遅
いＷ、Ｍｏ等を用い、リンイオン（Ｐ＋）４をイオン注
入したのち、例えば９００’Ｃ。
とができるため、ＬＳＩのアクセス時間を短縮すること
もできる。また、第１のゲート電極として酸化速度の遅
いＷ、Ｍｏ等を用い、リンイオン（Ｐ＋）４をイオン注
入したのち、例えば９００’Ｃ。
乾燥酸素中で酸化してもよい。
その後は第１のゲート表面の極く薄い酸化膜要分、酸化
膜のエツチングをすればよい。
膜のエツチングをすればよい。
これは、ゲート電極３をＲＩＢで加工したときに、エツ
チングされて薄くなった酸化膜２の膜厚を厚くすること
を目的としており、このことにより第２のゲート電極６
の下の酸下膜の耐圧を向上することができ、信頼性を更
に上げることができる。
チングされて薄くなった酸化膜２の膜厚を厚くすること
を目的としており、このことにより第２のゲート電極６
の下の酸下膜の耐圧を向上することができ、信頼性を更
に上げることができる。
第１図（ａ）〜（ｅ）は、本発明の実施例を示す断面図
、第２図は従来のＬ Ｉ）、Ｄ構造の断面図である。 図において、 １・・・Ｓｉ基板、２・・・酸化膜、３・・・計ポリシ
リコン、４−°゛叶ビイオン５・・・「層、６・・・ポ
リシリコン、７・・・Ａｓ〜、オン、８・・・ｎ１代理
人 弁理士 則 近 憲 佑 同 竹 花 喜久男 〜 −〜 ＼
、第２図は従来のＬ Ｉ）、Ｄ構造の断面図である。 図において、 １・・・Ｓｉ基板、２・・・酸化膜、３・・・計ポリシ
リコン、４−°゛叶ビイオン５・・・「層、６・・・ポ
リシリコン、７・・・Ａｓ〜、オン、８・・・ｎ１代理
人 弁理士 則 近 憲 佑 同 竹 花 喜久男 〜 −〜 ＼
Claims (2)
- （１）半導体基板上にゲート絶縁膜を形成し、その上に
第１の電導性被膜を用いて第１のゲート電極を形成し、
次いで前記ゲート電極をマスクに基板と逆電導型の不純
物をイオン注入する工程と、次いで第２の電導性被膜を
積層したのち、第２の電導性被膜を異方性エッチングに
より第１のゲート電極の側壁部に自己整合的に残置させ
て第２のゲート電極を形成する工程と、次いで前記第１
および第２のゲート電極をマスクに基板と逆電導型の不
純物をイオン注入して、ソース、ドレインを形成する工
程とを具備した事を特徴とする半導体装置の製造方法。 - （２）第１のゲート電極をマスクに基板と逆電導型の不
純物をイオン注入したのち、ソースおよびドレインを熱
酸化して酸化膜を形成することを特徴とする、前記特許
請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18868085A JPS6249665A (ja) | 1985-08-29 | 1985-08-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18868085A JPS6249665A (ja) | 1985-08-29 | 1985-08-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6249665A true JPS6249665A (ja) | 1987-03-04 |
Family
ID=16227961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18868085A Pending JPS6249665A (ja) | 1985-08-29 | 1985-08-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6249665A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01266766A (ja) * | 1988-04-18 | 1989-10-24 | Nec Corp | Ｍｉｓ型半導体装置の製造方法 |
| US5146291A (en) * | 1988-08-31 | 1992-09-08 | Mitsubishi Denki Kabushiki Kaisha | MIS device having lightly doped drain structure |
| US5217913A (en) * | 1988-08-31 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing an MIS device having lightly doped drain structure and conductive sidewall spacers |
-
1985
- 1985-08-29 JP JP18868085A patent/JPS6249665A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01266766A (ja) * | 1988-04-18 | 1989-10-24 | Nec Corp | Ｍｉｓ型半導体装置の製造方法 |
| US5146291A (en) * | 1988-08-31 | 1992-09-08 | Mitsubishi Denki Kabushiki Kaisha | MIS device having lightly doped drain structure |
| US5217913A (en) * | 1988-08-31 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing an MIS device having lightly doped drain structure and conductive sidewall spacers |
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