JPS6249984B2 - - Google Patents
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- Publication number
- JPS6249984B2 JPS6249984B2 JP55110749A JP11074980A JPS6249984B2 JP S6249984 B2 JPS6249984 B2 JP S6249984B2 JP 55110749 A JP55110749 A JP 55110749A JP 11074980 A JP11074980 A JP 11074980A JP S6249984 B2 JPS6249984 B2 JP S6249984B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- mounting
- resin
- circuit
- device hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/60—Arrangements for protection of devices protecting against electrostatic charges or discharges, e.g. Faraday shields
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明は、電子時計等の回路基板において、ミ
ニモツド実装に用いる回路基板構造の改良に関す
るものである。
ニモツド実装に用いる回路基板構造の改良に関す
るものである。
近年、電子時計等の回路実装は一般市場の要求
が薄形化および小型化を求める傾向が強く、さら
に製造し供給する側としては、いかに低コストで
回路を実装するかという事が大きな課題となつて
いる。
が薄形化および小型化を求める傾向が強く、さら
に製造し供給する側としては、いかに低コストで
回路を実装するかという事が大きな課題となつて
いる。
このような背景のなかで、電子時計等の回路実
装は、ミニモツド実装が取り入れられる傾向にあ
る。
装は、ミニモツド実装が取り入れられる傾向にあ
る。
従来、ミニモツド方式に用いられる回路基板
は、第１図及び第２図に示すようなポリイミド等
から成る樹脂基板１の、ICとボンデイングされ
る部分に、デバイス孔ａを設けておき、その周辺
部から積層されパターン形成された多数のフイン
ガー２を、前記デバイス孔ａの内側に向けて突出
させることにより、回路基板１０が完成する。該
回路基板１０を用いてICの回路実装を行なう場
合、第３図に示すような回路実装構造となる。
は、第１図及び第２図に示すようなポリイミド等
から成る樹脂基板１の、ICとボンデイングされ
る部分に、デバイス孔ａを設けておき、その周辺
部から積層されパターン形成された多数のフイン
ガー２を、前記デバイス孔ａの内側に向けて突出
させることにより、回路基板１０が完成する。該
回路基板１０を用いてICの回路実装を行なう場
合、第３図に示すような回路実装構造となる。
すなわち回路基板１０のデバイス孔ａに於いて
IC４の電極ｄと、フインガー２とを同時に熱圧
着ボンデイングしたのち、封止樹脂３をポツテン
グすることによりデバイス孔ａ内にてIC４が樹
脂封止される。この従来のミニモツド方式の回路
実装構造に於ては、当初の目的である薄型小型化
および低コスト化は達せられるとはいうものゝ、
第３図に示すごとく、回路基板１０とIC４との
機械的な固定保持の面での不充分さが有り、ボン
デイングした後の工程に於て、搬送中にフインガ
ー２とIC電極ｄとのボンデイング部分ｃにわず
かな引張力などの荷重が加わつた場合、該ボンデ
イング部分ｃに電気回路としての機能をそこねる
様な破断を起すことが有る。
IC４の電極ｄと、フインガー２とを同時に熱圧
着ボンデイングしたのち、封止樹脂３をポツテン
グすることによりデバイス孔ａ内にてIC４が樹
脂封止される。この従来のミニモツド方式の回路
実装構造に於ては、当初の目的である薄型小型化
および低コスト化は達せられるとはいうものゝ、
第３図に示すごとく、回路基板１０とIC４との
機械的な固定保持の面での不充分さが有り、ボン
デイングした後の工程に於て、搬送中にフインガ
ー２とIC電極ｄとのボンデイング部分ｃにわず
かな引張力などの荷重が加わつた場合、該ボンデ
イング部分ｃに電気回路としての機能をそこねる
様な破断を起すことが有る。
これはIC実装を含む工程中における完成回路
基体の不良発生率に大きく影響し、コスト面での
難点であり、信頼性の面でも好ましくない。
基体の不良発生率に大きく影響し、コスト面での
難点であり、信頼性の面でも好ましくない。
又、ボンデイングの後工程に於て、樹脂封止等
によりIC４は保護されるが、一般に封止樹脂は
遮光効果が弱いため電子時計等に組込まれた後の
IC作動中に於て、光エネルギーの影響による誤
動作等の機能障害が起り得る。さらにワイヤーボ
ンデイング方式の様なダイボンデングが行われな
いためIC４のアース端子へ接続させる事が困難
な為に、静電気によりIC４の内部素子が破損さ
れるという難点も有る。
によりIC４は保護されるが、一般に封止樹脂は
遮光効果が弱いため電子時計等に組込まれた後の
IC作動中に於て、光エネルギーの影響による誤
動作等の機能障害が起り得る。さらにワイヤーボ
ンデイング方式の様なダイボンデングが行われな
いためIC４のアース端子へ接続させる事が困難
な為に、静電気によりIC４の内部素子が破損さ
れるという難点も有る。
上記の様に、従来のミニモツド方式に用いられ
てきた回路基板構造に於ては、回路基板１０と
IC４との固定保持の不充分さ、光エネルギーに
よるICへの悪影響、さらに静電気による破損の
受け易さ、等の欠点を有していた。
てきた回路基板構造に於ては、回路基板１０と
IC４との固定保持の不充分さ、光エネルギーに
よるICへの悪影響、さらに静電気による破損の
受け易さ、等の欠点を有していた。
本発明の目的は、回路基板とICとの固定保持
力が増強され、光エネルギーの影響もなく、静電
気によるIC破損を防止し得る回路基板構造を提
供することにある。
力が増強され、光エネルギーの影響もなく、静電
気によるIC破損を防止し得る回路基板構造を提
供することにある。
以下本発明による回路基板構造を図面によつて
実施例を順次説明する。
実施例を順次説明する。
第４図はパターン形成する前の樹脂基板１で、
ポリイミド材を用い、４つの長孔デバイス孔ａ
１，ａ２，ａ３，ａ４，によつてデバイス孔が形
成され、各長孔デバイス孔の隣接部には架橋部ｅ
が有り、中央に封止用樹脂注入孔ｂを有する島部
から構成されている。
ポリイミド材を用い、４つの長孔デバイス孔ａ
１，ａ２，ａ３，ａ４，によつてデバイス孔が形
成され、各長孔デバイス孔の隣接部には架橋部ｅ
が有り、中央に封止用樹脂注入孔ｂを有する島部
から構成されている。
第５図、第６図は本発明に於ける回路基板２０
の平面図及び断面図であり、各長孔デバイス孔ａ
１〜ａ４にはフインガー２が形成され、架橋部ｅ
の上には補強用リード２０を配設し、島部の支
持を補強している。
の平面図及び断面図であり、各長孔デバイス孔ａ
１〜ａ４にはフインガー２が形成され、架橋部ｅ
の上には補強用リード２０を配設し、島部の支
持を補強している。
アース電極用リード２ｂは、本実施例では４本
のリードをほゞ対象の位置に取り、静電気障害に
対するアース効果をはたすべく、ICのアース電
極とボンデイングされる。又、該リード２ｂは第
５図に示すようにほゞ対象の位置に取り、さらに
前記各長孔デバイス孔ａ１〜ａ４のほゞ中央近く
を選ぶことによりボンデイングは何ら支障なく行
なうことが出来る。島部の上には遮光用パター
ン２ｃを配設し、実装後のIC作動中に於ける遮
光効果をはたしており、30μｍから35μｍの厚み
の銅箔を用いれば大きな効果が得られることが実
証されている。
のリードをほゞ対象の位置に取り、静電気障害に
対するアース効果をはたすべく、ICのアース電
極とボンデイングされる。又、該リード２ｂは第
５図に示すようにほゞ対象の位置に取り、さらに
前記各長孔デバイス孔ａ１〜ａ４のほゞ中央近く
を選ぶことによりボンデイングは何ら支障なく行
なうことが出来る。島部の上には遮光用パター
ン２ｃを配設し、実装後のIC作動中に於ける遮
光効果をはたしており、30μｍから35μｍの厚み
の銅箔を用いれば大きな効果が得られることが実
証されている。
回路基板２０の中央には樹脂封止工程における
封止用樹脂注入孔ｂを丸孔状に設けておく。
封止用樹脂注入孔ｂを丸孔状に設けておく。
本実施例の回路基板構造によるIC４の実装構
造は、第７図、第８図、第９図にそれぞれＢ―
B′、Ｃ―C′、Ｄ―D′、断面図と示す。
造は、第７図、第８図、第９図にそれぞれＢ―
B′、Ｃ―C′、Ｄ―D′、断面図と示す。
以上述べた様に、本発明によれば、樹脂基板の
架橋部及びその上に配設された銅箔の補強用リー
ドにより、回路基板とICとの保持固定は、従来
のものに較べはるかに強いものとなり、又、多数
のアース電極からリードを取ることが可能であり
耐静電気性は向上し、さらに樹脂基板の島部上に
銅箔の遮光用パターンを設けることが出来、光エ
ネルギーの影響によるIC作動中に対する悪影響
が著しく低下する、等々の極めて大きな効果を有
する回路基板が提供できるのである。
架橋部及びその上に配設された銅箔の補強用リー
ドにより、回路基板とICとの保持固定は、従来
のものに較べはるかに強いものとなり、又、多数
のアース電極からリードを取ることが可能であり
耐静電気性は向上し、さらに樹脂基板の島部上に
銅箔の遮光用パターンを設けることが出来、光エ
ネルギーの影響によるIC作動中に対する悪影響
が著しく低下する、等々の極めて大きな効果を有
する回路基板が提供できるのである。
第１図は従来のミニモツド実装に於る回路基板
の、デバイス孔部分の平面図、第２図は第１図の
Ａ―A′断面図、第３図は従来の回路基板を用い
てのIC実装後の断面図、第４図は本発明実施例
の樹脂基板で、パターン形成する前の平面図、第
５図はパターン形成後の回路基板構造を示す平面
図、第６図は第５図のＢ―B′断面図を示す、第７
図、第８図及び第９図は本発明実施例の回路基板
構造を適用したIC実装構造の各断面図を示す。 １…樹脂基板、２…フインガー、２ａ…補強用
リード、２ｂ…アース電極用リード、２ｃ…遮光
用ペターン、３…封止用樹脂、４…IC、ａ１〜
ａ４…長孔デバイス孔。
の、デバイス孔部分の平面図、第２図は第１図の
Ａ―A′断面図、第３図は従来の回路基板を用い
てのIC実装後の断面図、第４図は本発明実施例
の樹脂基板で、パターン形成する前の平面図、第
５図はパターン形成後の回路基板構造を示す平面
図、第６図は第５図のＢ―B′断面図を示す、第７
図、第８図及び第９図は本発明実施例の回路基板
構造を適用したIC実装構造の各断面図を示す。 １…樹脂基板、２…フインガー、２ａ…補強用
リード、２ｂ…アース電極用リード、２ｃ…遮光
用ペターン、３…封止用樹脂、４…IC、ａ１〜
ａ４…長孔デバイス孔。
Claims (1)
- １ デバイスホールを設けた樹脂基板に積層され
た銅箔を前記デバイスホール内にてフインガー形
成し、該フインガーをICに形成された電極とボ
ンデイングしてなる回路実装に於いて、前記デバ
イスホールが複数の長孔によつて構成されたこと
を特徴とする回路基板構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11074980A JPS5735362A (en) | 1980-08-12 | 1980-08-12 | Structure of circuit substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11074980A JPS5735362A (en) | 1980-08-12 | 1980-08-12 | Structure of circuit substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5735362A JPS5735362A (en) | 1982-02-25 |
| JPS6249984B2 true JPS6249984B2 (ja) | 1987-10-22 |
Family
ID=14543569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11074980A Granted JPS5735362A (en) | 1980-08-12 | 1980-08-12 | Structure of circuit substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5735362A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0263686U (ja) * | 1988-11-01 | 1990-05-14 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4409924A (en) * | 1982-07-01 | 1983-10-18 | National Semiconductor Corporation | Self-adjusting plating mask |
| JPS6359593A (ja) * | 1986-08-30 | 1988-03-15 | 株式会社東芝 | 携帯可能媒体における実装方法 |
-
1980
- 1980-08-12 JP JP11074980A patent/JPS5735362A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0263686U (ja) * | 1988-11-01 | 1990-05-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5735362A (en) | 1982-02-25 |
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