JPS6250669A - ロジツクアナライザのトレ−ス表示方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 この発明は、ロジックアナライザに複数の信号を入力し
た場合、パターンの存在をトレース実行中に順次表示器
にマークし、アドレスマツプを表示させるロジックアナ
ライザのトレース表示方法に関するものである。

（ｂ）従来技術と問題点 ロジックアナライザでは、複数の信号を入力した場合、
パターンの存在を表示器上にマークし、アドレスマツプ
を表示させることがある。

このような場合の従来技術の構成図を第２図に示す。

第２図の１は外部のＣＰＵ、２はロジックアナライザで
ある。

ロジックアナライザ２には、アドレス切替器２Ａ１　メ
モリ２Ｂ、クロック切替器２Ｃ１内蔵のＣＰＵ２Ｄおよ
び表示器２Ｅがある。

ＣＰＵＩからロジックアナライザ２への入力データＣＨ
Ｉ−ＣＨｏは、アドレス切替器２Ａからメモリ２Ｂのア
ドレス端子に接続される。

メモリ２Ｂには、ＣＰＵ１のパターンの宵無を記憶して
おく。

一１定を開始するときは、メモリ２Ｂの全内容をｒＯＪ
にクリアし、測定中はメモリ２Ｂの入力端子を論理「１
」に固定し、メモリ２Ｂの入力データに対応するアドレ
スに「１」を書き込む。

ロジックアナライザ２のトレース終了後、メモＵ　２　
Ｂを読み出す。この場合、データ「１」が書かれたアド
レスの値が測定中に発生したパターンなので、これをア
ドレスマツプとして表示器２Ｅに表示させる。

次に、第２図のフローチャートを第３図に示す。

第３図にはステップ１１〜１４があるが、第３図の手段
ではトレースが終了するまでメモリ２Ｂを読み出すこと
ができない。このため、トレースが終了するまで発生し
たパターンを見ることができないという問題がある。

したがって、測定中に発生したパターンを確実に見るこ
とはできるが、パターンの変移を見ることができないと
いう問題がある。

（ｃ）発明の目的 この発明は、ロジックアナライザに複数の信号を入力し
た場合、パターンの存在のを無をトレース実行中に、順
次表示器上にマークし、アドレスマツプを表示させるよ
うにしたロンツクアナライザのトレース表示方法を提供
するものである。

（ｄ）発明の実施例 まず、この発明による実施例の構成図を第１図に示す。

第１図の３はロジックアナライザであり、ロジックアナ
ライザ３にはアドレス切口器３Ａ、メモリ３Ｂ、クロッ
ク切替器３Ｃ１アドレス切替器３Ｄ１メモリ３Ｅ、クロ
ック切替器３Ｆ、データ切替器３Ｇ、内蔵のＣＰＵ３Ｈ
および表示器３Ｋがある。

第１図のアドレス切替器３Ａ１３Ｄは第２図のアドレス
切替器２Ａと同じものであり、メモリ３Ｂ、３Ｅはメモ
リ２Ｂと同じものである。

第１図のクロック切替器３Ｃ，３Ｆは第２図のクロック
切替器２Ｃと同じものであり、第１図の表示器３には第
２図の表示器２Ｅと同じものである。

第１図のロジックアナライザ３は、第２図のロジックア
ナライザ２のアドレス切替器２Ａ１メモリ２Ｂ１クロツ
ク切替器２Ｃを２個にし、さらに第２図のメモリ２Ｂに
対応する第１図のメモリ３Ｂ、３Ｅの読出しデータを切
替えるデータ切替器３Ｇを追加したものである。

アドレス切替器、メモリ、クロック切替器の数は２個以
上にすることができる。

外部のＣＰＵＩからは、ｎチャンネルの入力データとサ
ンプリングパルスをロジックアナライザ３に入力する。

ＣＰＵ１からの入力データはアドレス切替器３Ａを通っ
てメモリ３Ｂのアドレス端子に接続されるとともに、ア
ドレス切替器３Ｄを通ってメモリ３Ｅのアドレス端子に
接続される。

ＣＰＵＩからのサンプリングパルスはクロック切替器３
Ｃ１３Ｆを通って、メモリ３Ｂ、３ＥのＲ／Ｗ端子に加
えられ、メモリ３Ｂ１３Ｅをライトモードにする。

アドレス切替器３Ａ、３Ｄおよびクロック切替器３Ｃ１
３Ｆは、メモリ３Ｂ、３Ｅのアクセスを測定モードまた
はＣＰＵモードに切替えるためのものである。

測定モードとはＣＰＵＩからの入力データに対応するア
ドレスにデータを書き込むライトモードのことであり、
ＣＰＵモードとはロジックアナライザ３の制御手段であ
るＣＰＵ３Ｈから直接り一ド／ライトするモードである
。

ＣＰＵＩからのｎチャンネルの入力データにおけるパタ
ーンの存在をトレース実行中に、順次表示器上にマーク
し、アドレスマツプを表示させるためには、次のように
する。

まず、１１定を開始するとき、ロジックアナライザ３の
ＣＰＵ３Ｈは、メモリ３Ｂ１３Ｅの全内容を「０」にク
リアする。

ＣＰＵ　１の入力データがｎチャンネルの場合、メモリ
３Ｂ、３Ｅは２　×１ビットになる。これはアドレス切
替器３Ａ、３Ｄおよびクロック切替器３Ｃ１３ＦをＣＰ
Ｕモードにし、メモリ３Ｂ。

３Ｅのデータ入力ＤｘＮを論理「０」に固定し、２２×
１ビ・７Ｅ分のアドレス空間をライトすることによって
行う。

続いて、アドレス切替器３Ａ、３Ｄおよびクロック切替
器３Ｇ、３Ｆを測定モードに切替え、メモリ３Ｂ１３Ｅ
の入力データＤｚｓを論理「１」に固定しておけば、ト
レース実行中ｎチャンネルの入力データに対応したアド
レスに論理「１」が書き込まれることになる。

このことから、メモリ３Ｂ、３Ｅを読み出してデータに
論理「１」が書かれたアドレスがトレース実行中に発生
したパターンであることがわかる。

また、トレース実行中はメモリ３Ｂ、３Ｈのうち１個の
メモリを測定モードからＣＰＵモードに切替える。さら
に、データ切替器３Ｇでデータを選択することによりメ
モリの内容を読み出し、再び測定モードに切替える。

この動作を順次行い、メモリ３Ｂ、３Ｅから読み出した
データを同じアドレスに対し論理和をとる。この論理和
出力をメモリ３Ｂ、３Ｈの読み出しデータとすることに
より、トレースの実行を止めずにパターンの存在のを無
を知ることができる。

したがって、ｎチャンネルの入力データの存在の有無を
トレース実行中に、順次表示器上にマークし、アドレス
マツプを表示することができる。

次に、第１図のフローチャートを第４図に示す。

ステップ２１では、メモリ３Ｂ、３ＥをＣＰＵモードに
切替え、メモリ３８１３Ｈの全内容を「０」にクリアし
、トレースを開始する。

ステップ２２では、メモリ３８１３Ｅを測定モードに切
替え、メモリ３Ｂ１３Ｅの入カデータＤ工、を論理「１
」に固定する。

これにより、ＣＰＵＩからの入力データに対応するアド
レスに論理「１」が書き込まれる。

ステップ２３では、「トレース完了であるか」を判定す
る。トレース完了であれば、ステップ２７を実行してス
テップ２９になり、終了する。

トレース実行中であれば、ステップ２４を実行し、ステ
ップ２５になる。

ステップ２４．２７の処理３０は、第５図に示すとおり
である。

ステップ３１では、メモリ３Ｂを１則定モードからＣＰ
Ｕそ一ドに切替え、データをメモリからＣＰＵ３Ｈに読
み込む。

ステ・ノブ３２では、読み出したデータとメモリ３Ｅか
ら読み出したデータとで論理和をとる。

ステップ３３では、ステップ３２の論理和出力ヲ表示器
上にアドレスマツプの形でマーク表示する。

ステップ３４ではメモリ３Ｂを測定モードにし、ステッ
プ３Ｓでは第４図の処理３０に戻る。

第４図のステップ２６で再び「トレース完了であるか」
を判定する。トレース完了であれば、ステップ２８を実
行してステップ２８になり、終了する。トレース実行中
であれば、ステップ２６を実行してステップ２３に戻る
。

ステップ２Ｂ、２８の処理４０は、第６図に示すとおり
である。

ステップ４１では、メモリ３Ｅを測定モードからＣＰＵ
モードに切替え、データをメモリからＣＰＵ３Ｈに読み
出す。

ステップ４２では、読み出したデータとメモリ３Ｂから
読み出したデータとで論理和をとる。

ステップ４３では、ステップ４２の論理和出力を表示器
上にアドレスマツプの形でマーク表示する。

ステップ４４ではメモリ３Ｅを測定モードにし、ステッ
プ４５では第４図の処理４０に戻る。

第４図のステップ２９ではメモリ３Ｂ１３Ｅを測定モー
ドからＣＰＵモードに切替える。

（ｆ）発明の効果 この発明によれば、アドレス切替器、メモリ、クロック
切替器、ＣＰＵおよび表示器をもつ従来のロジックアナ
ライザに対し、アドレス切替器、メモリ、クロック切替
器およびデータ切替器を追加しているので、実際に動作
中のプログラムがどのアドレスを実行したか目視で確認
することができる。

また、従来技術ではトレース終了後でないと結果表示を
見ることができないのに対し、この発明によればトレー
ス開始から実行アドレスが順次表示されるので、実行ア
ドレスの変移を目視で確認することができる。

【図面の簡単な説明】

第１図はこの発明による実施例の構成図、第２図は従来
技術の構成図、 第３図は第２図のフローチャート、 第４図は第１図のフローチャート。 第５図は処理３０のフローチャート。 第６図は処理４０のフローチャート。 ■・・・・・・ＣＰＵ１２・・・・・・ロジックアナラ
イザ、２Ａ・・・・・・アドレス切替器、２Ｂ・・・・
・・メモリ、２Ｃ・・・・・・クロｙり切替器、２Ｄ・
・・・・・ＣＰＵ、２Ｅ・・・・・・表示器、３・・・
・・・ロジックアナライザ、３Ａ・・・・・・アドレス
切替器、３Ｂ・・・・・・メモリ、３Ｃ・・・・・・ク
ロック切替器、３Ｄ・・・・・・アドレス切替器、３Ｅ
・・・・・・メモリ、３Ｆ・・・・・・クロック切替器
、３Ｇ・・・・・・データ切替器、３Ｈ・・・・・・Ｃ
ＰＵ、３Ｋ・・・・・・表示器。 代理人　　弁理士　　小　俣　欽　司 ＃Ｉ　　　ｌ　　　図 ロジックアナライザ 第　　２　　　図 第　　３　　図 第　　４　　図

Claims (1)

1. 【特許請求の範囲】 １　複数のアドレス切替器、複数のクロック切替器、複
   数のメモリ、１個のデータ切替器、１個のＣＰＵおよび
   表示器を備え、 前記アドレス切替器、前記クロック切替器を測定モード
   に切替え、前記メモリのデータを論理「１」に固定し、
   トレース実行中は前記メモリのそれぞれについて測定モ
   ードからＣＰＵモードに順次切替え、前記データ切替器
   でデータを選択して前記メモリの内容を読み出し、前記
   メモリを測定モードに切替えるようにし、前記メモリか
   ら読み出したデータを同じアドレスに対し論理和をとり
   、前記論理和出力を前記表示器に表示することを特徴と
   するロジックアナライザのトレース表示方法。